基于vhdl的數(shù)字頻率計的的設(shè)計論文-免費閱讀
【正文】 對我而言，知識上的收獲重要，精神上的豐收更加可喜。在這個過程中，我也曾經(jīng)因為實踐經(jīng)驗的缺乏失落過，也曾經(jīng)仿真成功而熱情高漲。 數(shù)字頻率計系統(tǒng)的仿真 數(shù)字頻率計系統(tǒng)的仿真，它系統(tǒng)的體現(xiàn)了所設(shè)計的頻率計的作用。 元件引用例示 U2:COUNT PORT MAP(F_IN,ENS,CLRS,QAS,QBS,QCS,QDS)。COMPONENT LOCK 元件LOCK引用說明語句 PORT(LOCK: IN STD_LOGIC。ARCHITECTURE ART OF PINLVJI IS SIGNAL ENS,LOCKS,CLRS: STD_LOGIC。 元件引用例示END ART。 QCL=QC。 COMPONENT BCD7 元件BCD7引用說明語句 PORT(BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 程序主要講述了七段譯碼器的顯示問題，對應(yīng)的給出了信號輸入過程中七段譯碼器的各種顯示。 元件引用例示END ART。 SIGNAL CLK4: STD_LOGIC。 計數(shù)選通控制信號 CLR: IN STD_LOGIC。 END PROCESS。 計數(shù)器清零 ELSIF RISING_EDGE(CLK) THEN 檢測時鐘上升沿 IF(EN=39。USE 。 END IF。ARCHITECTURE ART OF CTRL IS SIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0)。第四章 各功能模塊基于VHDL的設(shè)計 時基產(chǎn)生與測頻時序控制電路模塊的VHDL源程序LIBRARY IEEE。(2) 待測信號脈沖計數(shù)電路模塊待測信號脈沖計數(shù)電路是對待測脈沖信號的頻率進(jìn)行測量，它可由4個十進(jìn)制加法計數(shù)器組成，其中EN為計數(shù)選通控制信號，CLR為計數(shù)器清零信號。在設(shè)計過程中，如果出現(xiàn)錯誤，則需要重新回到設(shè)計輸入階段，改正錯誤或調(diào)整電路后重復(fù)上述過程。另外，還可以利用第三方EDA工具生成的網(wǎng)表文件輸入，該軟件可接受的網(wǎng)表有EDIF格式、VHDL格式及Verilog格式。MAX+PLUSⅡ開發(fā)系統(tǒng)的核心——Compiler(編譯器)能夠自動完成邏輯綜合和優(yōu)化，它支持Altera的Classic、MAX7000、FLEX8000和FLEX10K等可編程器件系列，提供一個與結(jié)構(gòu)無關(guān)的PLD開發(fā)環(huán)境。MAX+PLUSⅡ開發(fā)系統(tǒng)具有以下特點(1) 多平臺。(2) VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進(jìn)行仿真模擬。各組成部分的作用是：(1) 實體 用于描述所設(shè)計的系統(tǒng)的外部接口信號。 (3) VHDL語言具有很強的移植能力 VHDL語言很強的移植能力主要體現(xiàn)在: 對于同一個硬件電路的 VHDL 語言描述，它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。同時，它還具有多層次的電路設(shè)計描述功能。計數(shù)器鎖存器譯碼驅(qū)動電路數(shù)碼管顯示測頻控制信號發(fā)生器 原理框圖待測信號 設(shè)計功能 四位十進(jìn)制數(shù)字頻率計用四組七段譯碼顯示的數(shù)字頻率計，其頻率測量范圍為1Hz～10kHz。因此，頻率檢測是電子測量領(lǐng)域最基本的測量之一。該數(shù)字頻率計的測量范圍為lHz～1MHz，響應(yīng)時間小于等于15秒；其測試結(jié)果由4只七段數(shù)碼管穩(wěn)定顯示，測量誤差小于等于1％ 。仿真波形與分析結(jié)果表明，所設(shè)計的電路通過硬件仿真能夠滿足數(shù)字頻率計的功能要求，具有理論與實踐意義，實現(xiàn)了電子電路自動化的過程。頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時鐘，對比測量其他信號的頻率。采用記憶顯示的方法，即在測量過程中不刷新數(shù)據(jù)，等數(shù)據(jù)過程結(jié)束后才顯示測量結(jié)果，給出待測信號的頻率值，并保存到下一次測量結(jié)束，顯示時間不少于1秒。此外，VHDL 語言能夠同時支持同步電路、異步電路和隨機(jī)電路的設(shè)計實現(xiàn),這是其他硬件描述語言所不能比擬的。 (4) VHDL語言的設(shè)計描述與器件無關(guān) 采用VHDL語言描述硬件電路時，設(shè)計人員并不需要首先考慮選擇進(jìn)行設(shè)計的器件。(2) 構(gòu)造體 用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。 (3) VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。MAX+PLUSⅡ軟件可以在基于PC機(jī)的操作系統(tǒng)如Windows9Windows9Windows2000、Windows NT下運行，也可以在Sun SPAC station等工作站上運行。(5) 支持硬件描述語言。MAX+PLUSⅡ是一種層次設(shè)計工具，可根據(jù)實際情況靈活地使用最適合每一層次的設(shè)計方法。 設(shè)計流程使用MAX+PLUSⅡ進(jìn)行可編程邏輯器件開發(fā)主要包括4個階段：設(shè)計輸入、編譯處理、驗證（包括功能仿真、時序仿真、和定時分析）和器件編程，流程如圖2. 1所示：設(shè)計要求設(shè)計輸入編譯處理驗證器件編程器件測試系統(tǒng)產(chǎn)品設(shè)計修改 設(shè)計流程圖第三章 系統(tǒng)分析設(shè)計一個四位十進(jìn)制的數(shù)字頻率計，要求具有以下功能：(1) 測量范圍：1Hz～10kHz。在計數(shù)器清零信號CLR清零后，當(dāng)計數(shù)選通控制信號EN有效時，開始對待測信號進(jìn)行計數(shù)。USE 。 定義變量BEGINPROCESS(CLK) BEGIN IF(CLK39。 EN=NOT Q(3)。USE 。139。END ART。 計數(shù)器清零信號 QA,QB,QC,QD: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 BEGIN CLK2=NOT QA(3)。 鎖存與譯碼顯示控制電路模塊的VHDL源程序 譯碼顯示電路的VHDL源程序LIBRARY IEEE。
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