基于vhdl的數(shù)字頻率計(jì)的的設(shè)計(jì)論文-免費(fèi)閱讀
【正文】 對(duì)我而言，知識(shí)上的收獲重要，精神上的豐收更加可喜。在這個(gè)過程中，我也曾經(jīng)因?yàn)閷?shí)踐經(jīng)驗(yàn)的缺乏失落過，也曾經(jīng)仿真成功而熱情高漲。 數(shù)字頻率計(jì)系統(tǒng)的仿真 數(shù)字頻率計(jì)系統(tǒng)的仿真，它系統(tǒng)的體現(xiàn)了所設(shè)計(jì)的頻率計(jì)的作用。 元件引用例示 U2:COUNT PORT MAP(F_IN,ENS,CLRS,QAS,QBS,QCS,QDS)。COMPONENT LOCK 元件LOCK引用說明語句 PORT(LOCK: IN STD_LOGIC。ARCHITECTURE ART OF PINLVJI IS SIGNAL ENS,LOCKS,CLRS: STD_LOGIC。 元件引用例示END ART。 QCL=QC。 COMPONENT BCD7 元件BCD7引用說明語句 PORT(BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 程序主要講述了七段譯碼器的顯示問題，對(duì)應(yīng)的給出了信號(hào)輸入過程中七段譯碼器的各種顯示。 元件引用例示END ART。 SIGNAL CLK4: STD_LOGIC。 計(jì)數(shù)選通控制信號(hào) CLR: IN STD_LOGIC。 END PROCESS。 計(jì)數(shù)器清零 ELSIF RISING_EDGE(CLK) THEN 檢測(cè)時(shí)鐘上升沿 IF(EN=39。USE 。 END IF。ARCHITECTURE ART OF CTRL IS SIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0)。第四章 各功能模塊基于VHDL的設(shè)計(jì) 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊的VHDL源程序LIBRARY IEEE。(2) 待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊待測(cè)信號(hào)脈沖計(jì)數(shù)電路是對(duì)待測(cè)脈沖信號(hào)的頻率進(jìn)行測(cè)量，它可由4個(gè)十進(jìn)制加法計(jì)數(shù)器組成，其中EN為計(jì)數(shù)選通控制信號(hào)，CLR為計(jì)數(shù)器清零信號(hào)。在設(shè)計(jì)過程中，如果出現(xiàn)錯(cuò)誤，則需要重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路后重復(fù)上述過程。另外，還可以利用第三方EDA工具生成的網(wǎng)表文件輸入，該軟件可接受的網(wǎng)表有EDIF格式、VHDL格式及Verilog格式。MAX+PLUSⅡ開發(fā)系統(tǒng)的核心——Compiler(編譯器)能夠自動(dòng)完成邏輯綜合和優(yōu)化，它支持Altera的Classic、MAX7000、FLEX8000和FLEX10K等可編程器件系列，提供一個(gè)與結(jié)構(gòu)無關(guān)的PLD開發(fā)環(huán)境。MAX+PLUSⅡ開發(fā)系統(tǒng)具有以下特點(diǎn)(1) 多平臺(tái)。(2) VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。各組成部分的作用是：(1) 實(shí)體 用于描述所設(shè)計(jì)的系統(tǒng)的外部接口信號(hào)。 (3) VHDL語言具有很強(qiáng)的移植能力 VHDL語言很強(qiáng)的移植能力主要體現(xiàn)在: 對(duì)于同一個(gè)硬件電路的 VHDL 語言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。計(jì)數(shù)器鎖存器譯碼驅(qū)動(dòng)電路數(shù)碼管顯示測(cè)頻控制信號(hào)發(fā)生器 原理框圖待測(cè)信號(hào) 設(shè)計(jì)功能 四位十進(jìn)制數(shù)字頻率計(jì)用四組七段譯碼顯示的數(shù)字頻率計(jì)，其頻率測(cè)量范圍為1Hz～10kHz。因此，頻率檢測(cè)是電子測(cè)量領(lǐng)域最基本的測(cè)量之一。該數(shù)字頻率計(jì)的測(cè)量范圍為lHz～1MHz，響應(yīng)時(shí)間小于等于15秒；其測(cè)試結(jié)果由4只七段數(shù)碼管穩(wěn)定顯示，測(cè)量誤差小于等于1％ 。仿真波形與分析結(jié)果表明，所設(shè)計(jì)的電路通過硬件仿真能夠滿足數(shù)字頻率計(jì)的功能要求，具有理論與實(shí)踐意義，實(shí)現(xiàn)了電子電路自動(dòng)化的過程。頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測(cè)量其他信號(hào)的頻率。采用記憶顯示的方法，即在測(cè)量過程中不刷新數(shù)據(jù)，等數(shù)據(jù)過程結(jié)束后才顯示測(cè)量結(jié)果，給出待測(cè)信號(hào)的頻率值，并保存到下一次測(cè)量結(jié)束，顯示時(shí)間不少于1秒。此外，VHDL 語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn),這是其他硬件描述語言所不能比擬的。 (4) VHDL語言的設(shè)計(jì)描述與器件無關(guān) 采用VHDL語言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。(2) 構(gòu)造體 用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。 (3) VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。MAX+PLUSⅡ軟件可以在基于PC機(jī)的操作系統(tǒng)如Windows9Windows9Windows2000、Windows NT下運(yùn)行，也可以在Sun SPAC station等工作站上運(yùn)行。(5) 支持硬件描述語言。MAX+PLUSⅡ是一種層次設(shè)計(jì)工具，可根據(jù)實(shí)際情況靈活地使用最適合每一層次的設(shè)計(jì)方法。 設(shè)計(jì)流程使用MAX+PLUSⅡ進(jìn)行可編程邏輯器件開發(fā)主要包括4個(gè)階段：設(shè)計(jì)輸入、編譯處理、驗(yàn)證（包括功能仿真、時(shí)序仿真、和定時(shí)分析）和器件編程，流程如圖2. 1所示：設(shè)計(jì)要求設(shè)計(jì)輸入編譯處理驗(yàn)證器件編程器件測(cè)試系統(tǒng)產(chǎn)品設(shè)計(jì)修改 設(shè)計(jì)流程圖第三章 系統(tǒng)分析設(shè)計(jì)一個(gè)四位十進(jìn)制的數(shù)字頻率計(jì)，要求具有以下功能：(1) 測(cè)量范圍：1Hz～10kHz。在計(jì)數(shù)器清零信號(hào)CLR清零后，當(dāng)計(jì)數(shù)選通控制信號(hào)EN有效時(shí)，開始對(duì)待測(cè)信號(hào)進(jìn)行計(jì)數(shù)。USE 。 定義變量BEGINPROCESS(CLK) BEGIN IF(CLK39。 EN=NOT Q(3)。USE 。139。END ART。 計(jì)數(shù)器清零信號(hào) QA,QB,QC,QD: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 BEGIN CLK2=NOT QA(3)。 鎖存與譯碼顯示控制電路模塊的VHDL源程序 譯碼顯示電路的VHDL源程序LIBRARY IEEE。
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