【正文】 章 概述 設(shè)計概述所謂頻率，就是周期信號在單位時間（1s）里變化的次數(shù)。閘門時間可以根據(jù)需要取值，大于或小于1S都可以。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。 既支持模塊化設(shè)計方法, 也支持層次化設(shè)計方法。當(dāng)硬件電路的設(shè)計描述完成以后，VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。(4) 包集合 存放各設(shè)計模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序等。 (4) 對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。MAX+PLUSⅡ提供了與其他設(shè)計輸入、綜合和校驗工具的接口，借口符合EDIF 200/300、LPM、VHDL、VerilogHDL等標(biāo)準(zhǔn)。(6) 豐富的設(shè)計庫。編譯器通過讀入設(shè)計文件并產(chǎn)生用于編程、仿真和定時分析的輸出文件來完成編譯工作。(3) 響應(yīng)時間15s。(3) 鎖存與譯碼顯示控制電路模塊鎖存與譯碼顯示控制電路用于實現(xiàn)記憶顯示，在測量過程中不刷新新的數(shù)據(jù)，直到測量過程結(jié)束后，鎖存顯示測量結(jié)果，并且保存到下一次測量結(jié)束。ENTITY CTRL IS PORT(CLK: IN STD_LOGIC。139。 CLR=Q(3) AND Q(2) AND NOT(Q(1))。 COUNT10: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 計數(shù)值滿9清零 ELSE COUNT10=COUNT10+39。LIBRARY IEEE。ARCHITECTURE ART OF COUNT IS COMPONENT CB10 元件CB10引用說明語句 PORT(CLK,EN,CLR: IN STD_LOGIC。 CLK4=NOT QC(3)。ENTITY BCD7 IS PORT(BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。ENTITY LOCK IS PORT(LOCK: IN STD_LOGIC。 BEGIN PROCESS(LOCK) BEGIN IF(LOCK39。 END PROCESS。USE 。 EN,LOCK,CLR: OUT STD_LOGIC)。END COMPONENT。第五章 數(shù)字頻率計波形仿真 時基產(chǎn)生與測頻時序控制電路模塊的仿真 時基產(chǎn)生與測頻時序控制模塊的仿真圖圖5. 2 時基產(chǎn)生與測頻時序控制電路模塊的仿真圖的詳細(xì) ，很鮮明的給出了時鐘信號與計數(shù)允許信號、清零信號和鎖存信號的關(guān)系，而圖5. 2更加詳細(xì)的給出了計數(shù)允許信號、清零信號和鎖存信號與變量Q之間所存在的相對應(yīng)的關(guān)系。本文的設(shè)計工作能作為電子測量與儀表技術(shù)的基礎(chǔ)，為計算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域提供較好的參考。但是密密麻麻的英文字母混在一起，我始終沒有發(fā)現(xiàn)。挫折是一份財富，經(jīng)歷是一份擁有。只知道出現(xiàn)了問題，就是不知道到問題的根源在哪里，好長時間都沒有找出問題的所在。同時也看到了自己的實踐經(jīng)驗還是比較缺乏，理論聯(lián)系實際的能力還急需提高。 測信號脈沖計數(shù)器的仿真 ，以圖文的形式更直接的表現(xiàn)了信號脈沖的計數(shù)值，簡介明了。 LOCKT=LOCKS。COMPONENT COUNT 元件COUNT引用說明語句 PORT(CLK,EN,CLR: IN STD_LOGIC。 ENT,LOCKT,CLRT: BUFFER STD_LOGIC。 元件引用例示 U1: BCD7 PORT MAP(QBL,LEDB)。139。 LEDA,LEDB,LEDC,LEDD: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 七段譯碼輸出信號END。 元件引用例示 U2:CB10 PORT MAP(CLK2,EN,CLR,QB)。 計數(shù)輸出信號 END COMPONENT。USE 。 允許計數(shù) END IF。ARCHITECTURE ART OF CB10 IS 結(jié)構(gòu)體 BEGIN PROCESS(CLK,CLR,EN) BEGIN IF CLR=39。END ART。 計數(shù)大于15,清零 ELSE Q=Q+39。 鎖存信號 EN: OUT STD_LOGIC。采用VHDL語言設(shè)計一個復(fù)雜的電路系統(tǒng)，運用自頂向下的設(shè)計思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計方法進(jìn)行設(shè)計。(5) 具有記憶顯示的功能，即在測量的過程中不刷新數(shù)據(jù)，等數(shù)據(jù)過程結(jié)束后才顯示測量結(jié)果，給出待測信號的頻率值，并保存到下一次測量結(jié)束。(3) 項目校驗MAX+PLUSⅡ提供的設(shè)計校驗過程包括仿真和定時分析，項目編譯后，為確保設(shè)計無誤，要再用專用軟件進(jìn)行仿真。調(diào)用庫單元進(jìn)行設(shè)計，可以大大減輕設(shè)計人員的工作量，縮短設(shè)計周期。(3) 模塊組合式工具軟件。 MAX+PLUSⅡ 軟件簡介MAX+PLUSⅡ（Multiple Array and Programming Logic User System）開發(fā)工具是Altera公司推出的一種EDA工具，具有靈活高效、使用便捷和易學(xué)易用等特點。庫可由系統(tǒng)工程師生成或由ASIC芯片商提供，以便在設(shè)計中共享。在設(shè)計過程中，設(shè)計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進(jìn)行設(shè)計，而是一些模塊的累加。同時，VHDL語言也支持慣性延遲和傳輸延遲