基于vhdl的數(shù)字頻率計的的設(shè)計論文(已修改)
2025-07-08 12:26 本頁面
【正文】 基于VHDL的數(shù)字頻率計的設(shè)計目 錄第一章 概述 1 設(shè)計概述 1 1 設(shè)計原理 1 設(shè)計功能 2第二章 技術(shù)與開發(fā)工具 3 VHDL簡介 3 3 VHDL程序組成部分 4 VHDL系統(tǒng)優(yōu)勢 4 MAX+PLUSⅡ 5 軟件簡介 5 軟件組成 6 7第三章 系統(tǒng)分析 8 8 模塊的劃分 8 9第四章 各功能模塊基于VHDL的設(shè)計 10 時基產(chǎn)生與測頻時序控制電路模塊的VHDL源程序 10 待測信號脈沖計數(shù)電路模塊的VHDL源程序 11 十進(jìn)制加法計數(shù)器的VHDL源程序 11 12 鎖存與譯碼顯示控制電路模塊的VHDL源程序 13 譯碼顯示電路的VHDL源程序 13 鎖存與譯碼顯示控制模塊的VHDL源程序 14 頂層電路的VHDL源程序 16第五章 數(shù)字頻率計波形仿真 18 時基產(chǎn)生與測頻時序控制電路模塊的仿真 18 待測信號脈沖計數(shù)電路模塊的仿真 18 十進(jìn)制加法計數(shù)器的仿真 18 19 鎖存與譯碼顯示控制電路模塊的仿真 19 譯碼顯示電路的仿真 19 鎖存與譯碼顯示控制模塊的仿真 20 數(shù)字頻率計系統(tǒng)的仿真 20結(jié)論 22參考文獻(xiàn) 23摘要本文介紹了一種自頂向下分層設(shè)計多功能數(shù)字頻率計的設(shè)計方法。該頻率計采用VHDL硬件描述語言編程以MAX+PLUSⅡ為開發(fā)環(huán)境，極大地減少了硬件資源的占用。數(shù)字頻率計模塊劃分的設(shè)計具有相對獨立性，可以對模塊單獨進(jìn)行設(shè)計、調(diào)試和修改，縮短了設(shè)計周期。該數(shù)字頻率計的測量范圍為lHz～1MHz，響應(yīng)時間小于等于15秒；其測試結(jié)果由4只七段數(shù)碼管穩(wěn)定顯示，測量誤差小于等于1％ 。仿真波形與分析結(jié)果表明，所設(shè)計的電路通過硬件仿真能夠滿足數(shù)字頻率計的功能要求，具有理論與實踐意義，實現(xiàn)了電子電路自動化的過程。數(shù)字頻率計模塊劃分的設(shè)計具有相對獨立性，可以對模塊單獨進(jìn)行設(shè)計、調(diào)試和修改，縮短了設(shè)計周期。關(guān)鍵詞：VHDL 數(shù)字頻率計 EDA MAX+PLUSⅡ 基于VHDL的數(shù)字頻率計的設(shè)計第一章 概述 設(shè)計概述所謂頻率，就是周期信號在單位時間（1s）里變化的次數(shù)。本數(shù)字頻率計的設(shè)計思路是：(1) 根據(jù)頻率計的測頻原理，可以選擇合適的時基信號對輸入被測信號脈沖進(jìn)行計數(shù)，實現(xiàn)測頻的目的。(2) 根據(jù)數(shù)字頻率計的基本原理，本文設(shè)計方案的基本思想是分為三個模塊來實現(xiàn)其功能，即時基產(chǎn)生與測頻時序控制電路模塊、待測信號脈沖計數(shù)電路模塊和鎖存與譯碼顯示控制電路模塊，并且分別用VHDL對其進(jìn)行編程，實現(xiàn)計數(shù)電路、鎖存電路、顯示電路等。 設(shè)計內(nèi)容分析數(shù)字頻率計的功能，完成功能模塊的劃分，分別用VHDL語言完成底層模塊的設(shè)計和以原理圖的方法完成頂層模塊的設(shè)計，分別對各個模塊以及頂層模塊進(jìn)行仿真分析，最后在硬件開發(fā)平臺上進(jìn)行測試。 設(shè)計原理我們都知道，頻率信號易于傳輸，抗干擾性強，可以獲得較好的測量精度。因此，頻率檢測是電子測量領(lǐng)域最基本的測量之一。頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時鐘，對比測量其他信號的頻率。通常情況下計算每秒內(nèi)待測信號的脈沖個數(shù)，即閘門時間為1s。閘門時間可以根據(jù)需要取值，大于或小于1S都可以。閘門時間越長，得到的頻率值就越準(zhǔn)確，但閘門時間越長，則每測一次頻率的間隔就越長。閘門時間越短，測得的頻率值刷新就越快，但測得的頻率精度就受影響。一般取1s作為閘門時間。數(shù)字頻率計的關(guān)鍵組成部分包括測頻控制信號發(fā)生器、計數(shù)器、鎖存器、譯碼驅(qū)動電路和顯示電路，其原理框圖如圖1. 1所示。計數(shù)器鎖存器譯碼驅(qū)動電路數(shù)碼管顯示測頻控制信號發(fā)生器 原理框圖待測信號 設(shè)計功能 四位十進(jìn)制數(shù)字頻率計用四組七段譯碼顯示的數(shù)字頻率計，其頻率測量范圍為1Hz～10kHz。采用記憶顯示的方法，即在測量過程中不刷新數(shù)據(jù)，等數(shù)據(jù)過程結(jié)束后才顯示測量結(jié)果，給出待測信號的頻率值，并保存到下一次測量結(jié)束，顯示時間不少于1秒。第二章 技術(shù)與開發(fā)工具 VHDL簡介 簡介VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。歸納起來,VHDL 語言主要具有以下優(yōu)點：(1) VHDL 語言功能強大，設(shè)計方式多樣 VHDL 語言具有強大的語言結(jié)構(gòu), 只需采用簡單明確的VHDL語言程序就可以描述十分復(fù)雜的硬件電路。同時，它還具有多層次的電路設(shè)計描述功能。此外，VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設(shè)計實現(xiàn),這是其他硬件描述語言所不能比擬的。VHDL 語言設(shè)計方法靈活多樣 , 既支持自頂向下的設(shè)計方式, 也支持自底向上的設(shè)計方法。 既支持模塊化設(shè)計方法, 也支持層次化設(shè)計方法。 (2) VHDL語言具有強大的硬件描述能力 VHDL語言具有多層次的電路設(shè)計描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時，VHDL語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。 (3) VHDL語言具有很強的移植能力 VHDL語言很強的移植能力主要體現(xiàn)在: 對于同一個硬件電路的 VHDL 語言描述，它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 (4) VHDL語言的設(shè)計描述與器件無關(guān) 采用VHDL語言描述硬件電路時，設(shè)計人員并不需要首先考慮選擇進(jìn)行設(shè)計的器件。這樣做的好處是可以
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