基于vhdl的數(shù)字頻率計的的設(shè)計論文-預(yù)覽頁
【正文】 方EDA工具主要有Synopsys、Viewlogic、Mentor、Graphics、Cadence、OrCAD、Xilinx等公司提供的工具。MAX+PLUSⅡ開發(fā)系統(tǒng)的核心——Compiler(編譯器)能夠自動完成邏輯綜合和優(yōu)化，它支持Altera的Classic、MAX7000、FLEX8000和FLEX10K等可編程器件系列，提供一個與結(jié)構(gòu)無關(guān)的PLD開發(fā)環(huán)境。MAX+PLUSⅡ提供豐富的庫單元供設(shè)計者調(diào)用，其中包括一些基本的邏輯單元，74系列的器件和多種特定功能的宏功能模塊以及參數(shù)化的兆功能模塊。另外，還可以利用第三方EDA工具生成的網(wǎng)表文件輸入，該軟件可接受的網(wǎng)表有EDIF格式、VHDL格式及Verilog格式。MAX+PLUSⅡ提供的編譯軟件，只需簡單的操作，如參數(shù)選擇、指定功能等，就可進(jìn)行網(wǎng)表轉(zhuǎn)換、邏輯分割和布線布局。在設(shè)計過程中，如果出現(xiàn)錯誤，則需要重新回到設(shè)計輸入階段，改正錯誤或調(diào)整電路后重復(fù)上述過程。(4) 顯示時間不少于1s。(2) 待測信號脈沖計數(shù)電路模塊待測信號脈沖計數(shù)電路是對待測脈沖信號的頻率進(jìn)行測量，它可由4個十進(jìn)制加法計數(shù)器組成，其中EN為計數(shù)選通控制信號，CLR為計數(shù)器清零信號。鎖存與譯碼顯示電路的功能是對四位BCD碼進(jìn)行鎖存，并轉(zhuǎn)換為對應(yīng)的4組七段碼，用于驅(qū)動數(shù)碼管。第四章 各功能模塊基于VHDL的設(shè)計 時基產(chǎn)生與測頻時序控制電路模塊的VHDL源程序LIBRARY IEEE。 系統(tǒng)時鐘 LOCK: OUT STD_LOGIC。ARCHITECTURE ART OF CTRL IS SIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0)。)THEN 檢測時鐘上升沿 IF Q=1111THEN Q=0000。 END IF。 END PROCESS。USE 。 計數(shù)輸信號END CB10。 計數(shù)器清零 ELSIF RISING_EDGE(CLK) THEN 檢測時鐘上升沿 IF(EN=39。139。 END PROCESS。USE 。 計數(shù)選通控制信號 CLR: IN STD_LOGIC。 COUNT10: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 SIGNAL CLK4: STD_LOGIC。 U1:CB10 PORT MAP(CLK,EN,CLR,QA)。 元件引用例示END ART。 BCD輸入信號 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 程序主要講述了七段譯碼器的顯示問題，對應(yīng)的給出了信號輸入過程中七段譯碼器的各種顯示。 QA,QB,QC,QD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 COMPONENT BCD7 元件BCD7引用說明語句 PORT(BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。EVENT AND LOCK=39。 QCL=QC。 U0: BCD7 PORT MAP(QAL,LEDA)。 元件引用例示END ART。ENTITY PINLVJI IS PORT(F_IN,CLK: IN STD_LOGIC。ARCHITECTURE ART OF PINLVJI IS SIGNAL ENS,LOCKS,CLRS: STD_LOGIC。END COMPONENT。COMPONENT LOCK 元件LOCK引用說明語句 PORT(LOCK: IN STD_LOGIC。 BEGIN ENT=ENS。 元件引用例示 U2:COUNT PORT MAP(F_IN,ENS,CLRS,QAS,QBS,QCS,QDS)。 待測信號脈沖計數(shù)電路模塊的仿真 十進(jìn)制加法計數(shù)器的仿真 十進(jìn)制加法計數(shù)器的仿真圖 ，它詳細(xì)的給出了計數(shù)輸出信號與計數(shù)允許信號和清零信號之間的關(guān)系，能清楚的理解當(dāng)CLR為0時，輸出為0；在EN為1選通有效后，則開始計數(shù)。 數(shù)字頻率計系統(tǒng)的仿真 數(shù)字頻率計系統(tǒng)的仿真，它系統(tǒng)的體現(xiàn)了所設(shè)計的頻率計的作用。EDA課程設(shè)計就要結(jié)束了，這次課程設(shè)計歷時近一個星期，通過這一個星期的學(xué)習(xí)，發(fā)現(xiàn)了自己的很多不足，發(fā)現(xiàn)了很多知識上的漏洞。在這個過程中，我也曾經(jīng)因為實踐經(jīng)驗的缺乏失落過，也曾經(jīng)仿真成功而熱情高漲。最終在調(diào)試的時候，就出現(xiàn)了問題。對我而言，知識上的收獲重要，精神上的豐收更加可喜。這次課程設(shè)計必將成為我人生旅途上一個非常美好的回憶！參考文獻(xiàn)：[1] 曹昕燕 周鳳臣 聶春燕 編著.《EDA技術(shù)試驗與課程設(shè)計》.[M].北京：清華大學(xué)出版社 ，[2] 徐志軍 王金明 尹廷輝 徐光輝 蘇勇 編著.《EDA技術(shù)與VHDL設(shè)計》. [M].北京：電子工業(yè)出版社，[3] 劉欲曉 方強(qiáng) 黃宛寧 等編著.《EDA技術(shù)與VHDL電路開發(fā)應(yīng)用實踐》.[M].北京：電子工業(yè)出版社，[4] 朱正偉 主編.《EDA技術(shù)及應(yīng)用》[M].北京：清華大學(xué)出版社，[5] 潘松 黃繼業(yè) 編著.《EDA技術(shù)與VHDL(第2版)》[M]. 北京：清華大學(xué)出版社，[6] 趙明富 劉文進(jìn) 主編.《EDA技術(shù)基礎(chǔ)》[M].北京：北京大學(xué)出版社，[7] 柳春鋒 主編.《電子設(shè)計自動化（EDA）教程》[M]. 北京：北京理工大學(xué)出版社，[8] 潘松 黃繼業(yè) 編著.《EDA技術(shù)實用教程》[M].北京：科學(xué)出版社，2005[9] 趙明富 主編.《EDA技術(shù)與實踐》[M].北京：清華大學(xué)出版社，[10] 鄒彥 等編著.《EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計》[M].北京：電子工業(yè)出版社，
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