【正文】 合EDIF 200/300、LPM、VHDL、VerilogHDL等標(biāo)準(zhǔn)。(4) 包集合 存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類(lèi)型、常數(shù)和子程序等。 既支持模塊化設(shè)計(jì)方法, 也支持層次化設(shè)計(jì)方法。閘門(mén)時(shí)間可以根據(jù)需要取值，大于或小于1S都可以。該頻率計(jì)采用VHDL硬件描述語(yǔ)言編程以MAX+PLUSⅡ?yàn)殚_(kāi)發(fā)環(huán)境，極大地減少了硬件資源的占用。一般取1s作為閘門(mén)時(shí)間。VHDL語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類(lèi)型。 VHDL系統(tǒng)優(yōu)勢(shì)(1) 與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。MAX+PLUSⅡ具有一個(gè)完整的可編程邏輯設(shè)計(jì)環(huán)境，包括設(shè)計(jì)輸入、設(shè)計(jì)處理、設(shè)計(jì)校驗(yàn)和下載編程4個(gè)模塊，設(shè)計(jì)者可以按設(shè)計(jì)流程選擇工作模塊。如果發(fā)現(xiàn)了錯(cuò)誤，則應(yīng)對(duì)設(shè)計(jì)輸入進(jìn)行部分修改直至無(wú)誤。在頂層對(duì)內(nèi)部各功能塊的連接關(guān)系和對(duì)外的接口關(guān)系進(jìn)行了描述，而功能塊的邏輯功能和具體實(shí)現(xiàn)形式則由下一層模塊來(lái)描述。139。139。ENTITY COUNT IS PORT(CLK: IN STD_LOGIC。 元件引用例示 U3:CB10 PORT MAP(CLK3,EN,CLR,QC)。頻率計(jì)數(shù)輸出END。 元件引用例示 U2: BCD7 PORT MAP(QCL,LEDC)。 QA,QB,QC,QD: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 鎖存與譯碼顯示控制電路模塊的仿真 譯碼顯示電路的仿真 譯碼顯示電路的仿真圖 ，它直接用圖形詮釋了程序中語(yǔ)句的意思，讓人一目了然，更簡(jiǎn)單的了解了模塊的作用。這也讓我真正的明白了，科學(xué)的嚴(yán)謹(jǐn)性，它不允許出半點(diǎn)差錯(cuò)，否則后果會(huì)是比較麻煩的。此次設(shè)計(jì)我們就深深地體會(huì)到了，由于編程的時(shí)候沒(méi)有做到足夠的細(xì)心，導(dǎo)致一串代碼弄混了。 元件引用例示 END ART。COMPONENT CTRL 元件CTRL引用說(shuō)明語(yǔ)句 PORT(CLK: IN STD_LOGIC。 END IF。USE 。 CLK3=NOT QB(3)。 程序主要講述了十進(jìn)制加法計(jì)數(shù)器的使用，在符合了一定的標(biāo)準(zhǔn)以后十進(jìn)制的使用，在計(jì)數(shù)器滿9后清零。ENTITY CB10 IS PORT(CLK,EN,CLR: IN STD_LOGIC。EVENT AND CLK=39。如果計(jì)數(shù)選通控制信號(hào)EN的寬度為1s，那么計(jì)數(shù)結(jié)果就為待測(cè)信號(hào)的頻率；如果計(jì)數(shù)選通信號(hào)EN的寬度為100ms，那么待測(cè)信號(hào)的頻率等于計(jì)數(shù)結(jié)果10。(2) 項(xiàng)目處理設(shè)計(jì)處理的任務(wù)就是對(duì)項(xiàng)目進(jìn)行編譯（Compile），編譯實(shí)際就是將設(shè)計(jì)者編寫(xiě)的設(shè)計(jì)改為可以用于生產(chǎn)的“語(yǔ)言”。(2) 開(kāi)放的界面。(3) 配置 用于從庫(kù)中選取不同單元（器件）來(lái)組成系統(tǒng)設(shè)計(jì)的不同版本。VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣 , 既支持自頂向下的設(shè)計(jì)方式, 也支持自底向上的設(shè)計(jì)方法。通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，即閘門(mén)時(shí)間為1s。數(shù)字頻率計(jì)模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性，可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改，縮短了設(shè)計(jì)周期。數(shù)字頻率計(jì)的關(guān)鍵組成部分包括測(cè)頻控制信號(hào)發(fā)生器、計(jì)數(shù)器、鎖存器、譯碼驅(qū)動(dòng)電路和顯示電路，其原理框圖如圖1. 1所示。VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類(lèi)型，也支持用戶(hù)定義的數(shù)據(jù)類(lèi)型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。(4) 與結(jié)構(gòu)無(wú)關(guān)。(4) 器件編程MAX+PLUSⅡ通過(guò)編程器（Device Programmer）將編譯器生成的編程文件編程或配置到Altera CPLD器件中，然后加入實(shí)際激勵(lì)信號(hào)進(jìn)行測(cè)試，檢查是否達(dá)到了設(shè)計(jì)要求？Altera公司器件的編程方法有許多種，可通過(guò)編程器、JTAG在系統(tǒng)編程及Altera在線配置等方式進(jìn)行。各功能模塊采用VHDL語(yǔ)言來(lái)描述。 允許計(jì)數(shù) END IF。 THEN COUNT10=0000。 待測(cè)時(shí)鐘信號(hào) EN: IN STD_LOGIC。 元件引用例示 U4:CB10 PORT MAP(CLK4,EN,CLR,QD)。ARCHITECTURE ART OF LOCK IS SIGNAL QAL,QBL,QCL,QDL: STD_LOGIC_VECTOR(3 DOWNTO 0)。 元件引用例示 U3: BCD7 PORT MAP(QDL,LEDD)。END COMPONENT。 鎖存與譯碼顯示控制模塊的仿真 鎖存與譯碼顯示控制電路的仿真圖 ，給人第一感覺(jué)很繁瑣，但是聯(lián)系程序再看圖就可以很輕松的清楚程序中之前還存在的疑惑也將圖從而理解透徹。做其他事情也一樣，都需要我們付出足夠的認(rèn)真去對(duì)待，才能順利的完成。還有一點(diǎn)是我們做任何事情都無(wú)法缺少的，那就是細(xì)心認(rèn)真。 元件引用例示 U3:LOCK PORT MAP(LOCKS,QAS,QBS,QCS,QDS,Z1,Z2,Z3,Z4)。 SIGNAL QAS,QBS,QCS,QDS: STD_LOGIC_VECTOR(3 DOWNTO 0)。 QDL=QD。 鎖存與譯碼顯示控制模塊的VHDL源程序LIBRARY IEEE。 BEGIN CLK2=NOT QA(3)。END ART。USE 。 定義變量BEGINPROCESS(CLK) BEGIN IF(CLK39。在計(jì)數(shù)器清零信號(hào)CLR清零后，當(dāng)計(jì)數(shù)選通控制信號(hào)EN有效時(shí)，開(kāi)始對(duì)待測(cè)信號(hào)進(jìn)行計(jì)數(shù)。MAX+PLUSⅡ是一種層次設(shè)計(jì)工具，可根據(jù)實(shí)際情況靈活地使用最適合每一層次的設(shè)計(jì)方法。MAX+PLUSⅡ軟件可以在基于PC機(jī)的操作系統(tǒng)如Windows9Windows9Windows2000、Windows NT下運(yùn)行，也可以在Sun SPAC station等工作站上運(yùn)行。(2) 構(gòu)造體 用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。此外，VHDL 語(yǔ)言能夠同時(shí)支持同