基于vhdl的數(shù)字頻率計(jì)的的設(shè)計(jì)論文-wenkub
2023-07-11 12:26:31 本頁(yè)面
【正文】 還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣 , 既支持自頂向下的設(shè)計(jì)方式, 也支持自底向上的設(shè)計(jì)方法。VHDL 語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。第二章 技術(shù)與開發(fā)工具 VHDL簡(jiǎn)介 簡(jiǎn)介VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。一般取1s作為閘門時(shí)間。通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，即閘門時(shí)間為1s。 設(shè)計(jì)內(nèi)容分析數(shù)字頻率計(jì)的功能，完成功能模塊的劃分，分別用VHDL語(yǔ)言完成底層模塊的設(shè)計(jì)和以原理圖的方法完成頂層模塊的設(shè)計(jì)，分別對(duì)各個(gè)模塊以及頂層模塊進(jìn)行仿真分析，最后在硬件開發(fā)平臺(tái)上進(jìn)行測(cè)試。數(shù)字頻率計(jì)模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性，可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改，縮短了設(shè)計(jì)周期。該頻率計(jì)采用VHDL硬件描述語(yǔ)言編程以MAX+PLUSⅡ?yàn)殚_發(fā)環(huán)境，極大地減少了硬件資源的占用。數(shù)字頻率計(jì)模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性，可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改，縮短了設(shè)計(jì)周期。關(guān)鍵詞：VHDL 數(shù)字頻率計(jì) EDA MAX+PLUSⅡ 基于VHDL的數(shù)字頻率計(jì)的設(shè)計(jì)第一章 概述 設(shè)計(jì)概述所謂頻率，就是周期信號(hào)在單位時(shí)間（1s）里變化的次數(shù)。 設(shè)計(jì)原理我們都知道，頻率信號(hào)易于傳輸，抗干擾性強(qiáng)，可以獲得較好的測(cè)量精度。閘門時(shí)間可以根據(jù)需要取值，大于或小于1S都可以。數(shù)字頻率計(jì)的關(guān)鍵組成部分包括測(cè)頻控制信號(hào)發(fā)生器、計(jì)數(shù)器、鎖存器、譯碼驅(qū)動(dòng)電路和顯示電路，其原理框圖如圖1. 1所示。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。歸納起來(lái),VHDL 語(yǔ)言主要具有以下優(yōu)點(diǎn)：(1) VHDL 語(yǔ)言功能強(qiáng)大，設(shè)計(jì)方式多樣 VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu), 只需采用簡(jiǎn)單明確的VHDL語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。 既支持模塊化設(shè)計(jì)方法, 也支持層次化設(shè)計(jì)方法。VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。 VHDL程序組成部分全部的VHDL程序由實(shí)體（Entity）、構(gòu)造體(Architecture)、配置（Configuration）、包集合（Package）、庫(kù)（Library）5個(gè)部分組成。(4) 包集合 存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序等。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 (4) 對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。使用MAX+PLUSⅡ軟件，設(shè)計(jì)者無(wú)需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需用業(yè)已熟悉的設(shè)計(jì)輸入工具，如硬件描述語(yǔ)言、原理圖等進(jìn)行輸入即可，MAX+PLUSⅡ就會(huì)自動(dòng)將設(shè)計(jì)轉(zhuǎn)換成目標(biāo)文件下載到器件中去。MAX+PLUSⅡ提供了與其他設(shè)計(jì)輸入、綜合和校驗(yàn)工具的接口，借口符合EDIF 200/300、LPM、VHDL、VerilogHDL等標(biāo)準(zhǔn)。(4) 與結(jié)構(gòu)無(wú)關(guān)。(6) 豐富的設(shè)計(jì)庫(kù)。(1) 設(shè)計(jì)輸入MAX+PLUSⅡ的設(shè)計(jì)輸入方法有多種，主要包括文本設(shè)計(jì)輸入、原理圖輸入、波形設(shè)計(jì)輸入等多種方式。編譯器通過讀入設(shè)計(jì)文件并產(chǎn)生用于編程、仿真和定時(shí)分析的輸出文件來(lái)完成編譯工作。(4) 器件編程MAX+PLUSⅡ通過編程器（Device Programmer）將編譯器生成的編程文件編程或配置到Altera CPLD器件中，然后加入實(shí)際激勵(lì)信號(hào)進(jìn)行測(cè)試，檢查是否達(dá)到了設(shè)計(jì)要求？Altera公司器件的編程方法有許多種，可通過編程器、JTAG在系統(tǒng)編程及Altera在線配置等方式進(jìn)行。(3) 響應(yīng)時(shí)間15s。時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路待測(cè)信號(hào)脈沖計(jì)數(shù)電路鎖存與譯碼顯示電路ENCLRLOCKq[0:15]z1[0:6]z2[0:6]z3[0:6]z4[0:6]待測(cè)信號(hào)F_IN標(biāo)準(zhǔn)時(shí)鐘CLK 數(shù)字頻率計(jì)的組成框圖(1) 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路的主要產(chǎn)生計(jì)數(shù)允許信號(hào)EN、清零信號(hào)CLR和鎖存信號(hào)LOCK。(3) 鎖存與譯碼顯示控制電路模塊鎖存與譯碼顯示控制電路用于實(shí)現(xiàn)記憶顯示，在測(cè)量過程中不刷新新的數(shù)據(jù)，直到測(cè)量過程結(jié)束后，鎖存顯示測(cè)量結(jié)果，并且保存到下一次測(cè)量結(jié)束。各功能模塊采用VHDL語(yǔ)言來(lái)描述。ENTITY CTRL IS PORT(CLK: IN STD_LOGIC。 清零信號(hào)END。139。 允許計(jì)數(shù) END IF。 CLR=Q(3) AND Q(2) AND NOT(Q(1))。 待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊的VHDL源程序 十進(jìn)制加法計(jì)數(shù)器的VHDL源程序LIBRARY IEEE。 COUNT10: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 THEN COUNT10=0000。 計(jì)數(shù)值滿9清零 ELSE COUNT10=COUNT10+39。 END IF。LIBRARY IEEE。 待測(cè)時(shí)鐘信號(hào) EN: IN STD_LOGIC。ARCHITECTURE ART OF COUNT IS COMPONENT CB10 元件CB10引用說(shuō)明語(yǔ)句 PORT(CLK,EN,CLR: IN STD_LOGIC。 SIGNAL CLK3: STD_LOGIC。 CLK4=NOT QC(3)。 元件引用例示 U4:CB10 PORT MAP(CLK4,EN,CLR,
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