基于vhdl的數(shù)字頻率計的的設(shè)計論文(存儲版)
【正文】 鎖存與譯碼顯示控制模塊的VHDL源程序LIBRARY IEEE。 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 QDL=QD。 程序主要講述了調(diào)用七段譯碼器的顯示，將輸入的信號經(jīng)過譯碼之后在七段譯碼器上進行顯示。 SIGNAL QAS,QBS,QCS,QDS: STD_LOGIC_VECTOR(3 DOWNTO 0)。 QA,QB,QC,QD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 元件引用例示 U3:LOCK PORT MAP(LOCKS,QAS,QBS,QCS,QDS,Z1,Z2,Z3,Z4)。結(jié)論本設(shè)計采用EDA技術(shù)，利用測頻法的原理和VHDL語言，采用自頂向下的設(shè)計方法，實現(xiàn)了1Hz～10kHz測量范圍的四位十進制的數(shù)字頻率計，并在MAX+PLUSⅡ軟件平臺下對設(shè)計項目進行的了編譯和時序仿真。還有一點是我們做任何事情都無法缺少的，那就是細(xì)心認(rèn)真。讓我知道了學(xué)無止境的道理。做其他事情也一樣，都需要我們付出足夠的認(rèn)真去對待，才能順利的完成。在課程設(shè)計中一個人的力量是遠(yuǎn)遠(yuǎn)不夠的，真正的完成任務(wù)需要共同的智慧與勞動，團結(jié)協(xié)作是我們成功的一項非常重要的保證。 鎖存與譯碼顯示控制模塊的仿真 鎖存與譯碼顯示控制電路的仿真圖 ，給人第一感覺很繁瑣，但是聯(lián)系程序再看圖就可以很輕松的清楚程序中之前還存在的疑惑也將圖從而理解透徹。 U1:CTRL PORT MAP(CLK,ENS,LOCKS,CLRS)。END COMPONENT。END PINLVJI。 元件引用例示 U3: BCD7 PORT MAP(QDL,LEDD)。 QBL=QB。ARCHITECTURE ART OF LOCK IS SIGNAL QAL,QBL,QCL,QDL: STD_LOGIC_VECTOR(3 DOWNTO 0)。END ART。 元件引用例示 U4:CB10 PORT MAP(CLK4,EN,CLR,QD)。 SIGNAL CLK3: STD_LOGIC。 待測時鐘信號 EN: IN STD_LOGIC。 END IF。 THEN COUNT10=0000。 待測信號脈沖計數(shù)電路模塊的VHDL源程序 十進制加法計數(shù)器的VHDL源程序LIBRARY IEEE。 允許計數(shù) END IF。 清零信號END。各功能模塊采用VHDL語言來描述。時基產(chǎn)生與測頻時序控制電路待測信號脈沖計數(shù)電路鎖存與譯碼顯示電路ENCLRLOCKq[0:15]z1[0:6]z2[0:6]z3[0:6]z4[0:6]待測信號F_IN標(biāo)準(zhǔn)時鐘CLK 數(shù)字頻率計的組成框圖(1) 時基產(chǎn)生與測頻時序控制電路模塊時基產(chǎn)生與測頻時序控制電路的主要產(chǎn)生計數(shù)允許信號EN、清零信號CLR和鎖存信號LOCK。(4) 器件編程MAX+PLUSⅡ通過編程器（Device Programmer）將編譯器生成的編程文件編程或配置到Altera CPLD器件中，然后加入實際激勵信號進行測試，檢查是否達到了設(shè)計要求？Altera公司器件的編程方法有許多種，可通過編程器、JTAG在系統(tǒng)編程及Altera在線配置等方式進行。(1) 設(shè)計輸入MAX+PLUSⅡ的設(shè)計輸入方法有多種，主要包括文本設(shè)計輸入、原理圖輸入、波形設(shè)計輸入等多種方式。(4) 與結(jié)構(gòu)無關(guān)。使用MAX+PLUSⅡ軟件，設(shè)計者無需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需用業(yè)已熟悉的設(shè)計輸入工具，如硬件描述語言、原理圖等進行輸入即可，MAX+PLUSⅡ就會自動將設(shè)計轉(zhuǎn)換成目標(biāo)文件下載到器件中去。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 VHDL程序組成部分全部的VHDL程序由實體（Entity）、構(gòu)造體(Architecture)、配置（Configuration）、包集合（Package）、庫（Library）5個部分組成。VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。歸納起來,VHDL 語言主要具有以下優(yōu)點：(1) VHDL 語言功能強大，設(shè)計方式多樣 VHDL 語言具有強大的語言結(jié)構(gòu), 只需采用簡單明確的VHDL語言程序就可以描述十分復(fù)雜的硬件電路。數(shù)字頻率計的關(guān)鍵組成部分包括測頻控制信號發(fā)生器、計數(shù)器、鎖存器、譯碼驅(qū)動電路和顯示電路，其原理框圖如圖1. 1所示。 設(shè)計原理我們都知道，頻率信號易于傳輸，抗干擾性強，可以獲得較好的測量精度。數(shù)字頻率計模塊劃分的設(shè)計具有相對獨立性，可以對模塊單獨進行設(shè)計、調(diào)試和修改，縮短了設(shè)計周期。數(shù)字頻率計模塊劃分的設(shè)計具有相對獨立性，可以對模塊單獨進行設(shè)計、調(diào)試和修改，縮短了設(shè)計周期。通常情況下計算每秒內(nèi)待測信號的脈沖個數(shù)，即閘門時間為1s。第二章 技術(shù)與開發(fā)工具 VHDL簡介 簡介VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。VHDL 語言設(shè)計方法靈活多樣 , 既支持自頂向下的設(shè)計方式, 也支持自底向上的設(shè)計方法。這樣做的好處是可以使設(shè)計人員集中精力進行電路設(shè)計的優(yōu)化，而不需要考慮其他的問題。(3) 配置 用于從庫中選取不同單元（器件）來組成系統(tǒng)設(shè)計的不同版本。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。(2) 開放的界面。MAX+PLUSⅡ支持各種HDL設(shè)計輸入語言，包括VHDL、VerilogHDL和Altera的硬件描述語言AHDL。(2) 項目處理設(shè)計處理的任務(wù)就是對項目進行編譯（Compile），編譯實際就是將設(shè)計者編寫的設(shè)計改為可以用于生產(chǎn)的“語言”。(2) 測量誤差1%。如果計數(shù)選通控制信號EN的寬度為1s，那么計數(shù)結(jié)果就為待測信號的頻率；如果計數(shù)選通信號EN的寬度為100ms，那么待測信號的頻率
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