基于vhdl的數(shù)字頻率計的的設(shè)計論文-文庫吧
2025-06-11 12:26 本頁面
【正文】 使設(shè)計人員集中精力進行電路設(shè)計的優(yōu)化，而不需要考慮其他的問題。當硬件電路的設(shè)計描述完成以后，VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。 (5) VHDL語言程序易于共享和復(fù)用 VHDL語言采用基于庫(library)的設(shè)計方法。在設(shè)計過程中，設(shè)計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進行設(shè)計，而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計或者使用以前設(shè)計中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設(shè)計中進行復(fù)用。 VHDL程序組成部分全部的VHDL程序由實體（Entity）、構(gòu)造體(Architecture)、配置（Configuration）、包集合（Package）、庫（Library）5個部分組成。各組成部分的作用是：(1) 實體 用于描述所設(shè)計的系統(tǒng)的外部接口信號。(2) 構(gòu)造體 用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。(3) 配置 用于從庫中選取不同單元（器件）來組成系統(tǒng)設(shè)計的不同版本。(4) 包集合 存放各設(shè)計模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序等。(5) 庫 存放已經(jīng)編譯了的實體、構(gòu)造體、包集合和配置。庫可由系統(tǒng)工程師生成或由ASIC芯片商提供，以便在設(shè)計中共享。 VHDL系統(tǒng)優(yōu)勢(1) 與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。(2) VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。 (3) VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 (4) 對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 (5) VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。 MAX+PLUSⅡ 軟件簡介MAX+PLUSⅡ（Multiple Array and Programming Logic User System）開發(fā)工具是Altera公司推出的一種EDA工具，具有靈活高效、使用便捷和易學易用等特點。Altera公司在推出各種CPLD的同時，也在不斷地升級相應(yīng)的開發(fā)工具軟件，已從早起的第一代A+PLUS、第二代MAX+PLUS發(fā)展到第三代MAX+PLUSⅡ和第四代Quartus。使用MAX+PLUSⅡ軟件，設(shè)計者無需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需用業(yè)已熟悉的設(shè)計輸入工具，如硬件描述語言、原理圖等進行輸入即可，MAX+PLUSⅡ就會自動將設(shè)計轉(zhuǎn)換成目標文件下載到器件中去。MAX+PLUSⅡ開發(fā)系統(tǒng)具有以下特點(1) 多平臺。MAX+PLUSⅡ軟件可以在基于PC機的操作系統(tǒng)如Windows9Windows9Windows2000、Windows NT下運行，也可以在Sun SPAC station等工作站上運行。(2) 開放的界面。MAX+PLUSⅡ提供了與其他設(shè)計輸入、綜合和校驗工具的接口，借口符合EDIF 200/300、LPM、VHDL、VerilogHDL等標準。目前MAX+PLUSⅡ所支持的主流第三方EDA工具主要有Synopsys、Viewlogic、Mentor、Graphics、Cadence、OrCAD、Xilinx等公司提供的工具。(3) 模塊組合式工具軟件。MAX+PLUSⅡ具有一個完整的可編程邏輯設(shè)計環(huán)境，包括設(shè)計輸入、設(shè)計處理、設(shè)計校驗和下載編程4個模塊，設(shè)計者可以按設(shè)計流程選擇工作模塊。(4) 與結(jié)構(gòu)無關(guān)。MAX+PLUSⅡ開發(fā)系統(tǒng)的核心——Compiler(編譯器)能夠自動完成邏輯綜合和優(yōu)化，它支持Altera的Classic、MAX7000、FLEX8000和FLEX10K等可編程器件系列，提供一個與結(jié)構(gòu)無關(guān)的PLD開發(fā)環(huán)境。(5) 支持硬件描述語言。MAX+PLUSⅡ支持各種HDL設(shè)計輸入語言，包括VHDL、VerilogHDL和Altera的硬件描述語言AHDL。(6) 豐富的設(shè)計庫。MAX+PLUSⅡ提供豐富的庫單元供設(shè)計者調(diào)用，其中包括一些基本的邏輯單元，74系列的器件和多種特定功能的宏功能模塊以及參數(shù)化的兆功能模塊。調(diào)用庫單元進行設(shè)計，可以大大減輕設(shè)計人員的工作量，縮短設(shè)計周期。 軟件組成MAX+PLUSⅡ軟件采用模塊化結(jié)構(gòu)，包括設(shè)計輸入、項目處理、項目校驗和器件編程4個部分，所有這些部分都集成在一個可視化的操作環(huán)境下。(1) 設(shè)計輸入MAX+PLUSⅡ的設(shè)計輸入方法有多種，主要包括文本設(shè)計輸入、原理圖輸入、波形設(shè)計輸入等多種方式。另外，還可以利用第三方EDA工具生成的網(wǎng)表文件輸入，該軟件可接受的網(wǎng)表有EDIF格式、VHDL格式及Verilog格式。MAX+PLUSⅡ是一種層次設(shè)計工具，可根據(jù)實際情況靈活地使用最適合每一層次的設(shè)計方法。(2) 項目處理設(shè)計處理的任務(wù)就是對項目進行編譯（Compile），編譯實際就是將設(shè)計者編寫的設(shè)計改為可以用于生產(chǎn)的“語言”。編譯器通過讀入設(shè)計文件并產(chǎn)生用于編程、仿真和定時分析的輸出文件來完成編譯工作。MAX+PLUSⅡ提供的編譯軟件，只需簡單的操作，如參數(shù)選擇、指定功能等，就可進行網(wǎng)表轉(zhuǎn)換、邏輯分割和布線布局。(3) 項目校驗MAX+PLUSⅡ提供的設(shè)計校驗過程包括仿真和定時分析，項目編譯后，為確保設(shè)計無誤，要再用專用軟件進行仿真。如果發(fā)現(xiàn)了錯誤，則應(yīng)對設(shè)計輸入進行部分修改直至無誤。(4) 器件編程MAX+PLUSⅡ通過編程器（Device Programmer）將編譯器生成的編程文件編程或配置到Altera CPLD器件中，然后加入實際激勵信號進行測試，檢查是否達到了設(shè)計要求？Altera公司器件的編程方法有許多種，可通過編程器、JTAG在系統(tǒng)編程及Altera在線配置等方式進行。在設(shè)計過程中，如果出現(xiàn)錯誤，則需要重新回到設(shè)計輸入階段，改正錯誤或調(diào)整電路后重復(fù)上述過程。 設(shè)計流程使用MAX+PLUSⅡ進行可編程邏輯器件開發(fā)主要包括4個階段：設(shè)計輸入、編譯處理、驗證（包括功能仿真、時序仿真、和定時分析）和器件編程，流程如圖2. 1所示：設(shè)計要求設(shè)計輸入編譯處理驗證
公司管理相關(guān)推薦
鄂ICP備17016276號-1