基于vhdl的數(shù)字頻率計的的設(shè)計論文(文件)
【正文】 QD)。ENTITY BCD7 IS PORT(BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。END ART。ENTITY LOCK IS PORT(LOCK: IN STD_LOGIC。ARCHITECTURE ART OF LOCK IS SIGNAL QAL,QBL,QCL,QDL: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(LOCK) BEGIN IF(LOCK39。 QBL=QB。 END PROCESS。 元件引用例示 U3: BCD7 PORT MAP(QDL,LEDD)。USE 。END PINLVJI。 EN,LOCK,CLR: OUT STD_LOGIC)。END COMPONENT。END COMPONENT。 U1:CTRL PORT MAP(CLK,ENS,LOCKS,CLRS)。第五章 數(shù)字頻率計波形仿真 時基產(chǎn)生與測頻時序控制電路模塊的仿真 時基產(chǎn)生與測頻時序控制模塊的仿真圖圖5. 2 時基產(chǎn)生與測頻時序控制電路模塊的仿真圖的詳細(xì) ，很鮮明的給出了時鐘信號與計數(shù)允許信號、清零信號和鎖存信號的關(guān)系，而圖5. 2更加詳細(xì)的給出了計數(shù)允許信號、清零信號和鎖存信號與變量Q之間所存在的相對應(yīng)的關(guān)系。 鎖存與譯碼顯示控制模塊的仿真 鎖存與譯碼顯示控制電路的仿真圖 ，給人第一感覺很繁瑣，但是聯(lián)系程序再看圖就可以很輕松的清楚程序中之前還存在的疑惑也將圖從而理解透徹。本文的設(shè)計工作能作為電子測量與儀表技術(shù)的基礎(chǔ)，為計算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域提供較好的參考。在課程設(shè)計中一個人的力量是遠(yuǎn)遠(yuǎn)不夠的，真正的完成任務(wù)需要共同的智慧與勞動，團(tuán)結(jié)協(xié)作是我們成功的一項非常重要的保證。但是密密麻麻的英文字母混在一起，我始終沒有發(fā)現(xiàn)。做其他事情也一樣，都需要我們付出足夠的認(rèn)真去對待，才能順利的完成。挫折是一份財富，經(jīng)歷是一份擁有。讓我知道了學(xué)無止境的道理。只知道出現(xiàn)了問題，就是不知道到問題的根源在哪里，好長時間都沒有找出問題的所在。還有一點(diǎn)是我們做任何事情都無法缺少的，那就是細(xì)心認(rèn)真。同時也看到了自己的實(shí)踐經(jīng)驗(yàn)還是比較缺乏，理論聯(lián)系實(shí)際的能力還急需提高。結(jié)論本設(shè)計采用EDA技術(shù)，利用測頻法的原理和VHDL語言，采用自頂向下的設(shè)計方法，實(shí)現(xiàn)了1Hz～10kHz測量范圍的四位十進(jìn)制的數(shù)字頻率計，并在MAX+PLUSⅡ軟件平臺下對設(shè)計項目進(jìn)行的了編譯和時序仿真。 測信號脈沖計數(shù)器的仿真 ，以圖文的形式更直接的表現(xiàn)了信號脈沖的計數(shù)值，簡介明了。 元件引用例示 U3:LOCK PORT MAP(LOCKS,QAS,QBS,QCS,QDS,Z1,Z2,Z3,Z4)。 LOCKT=LOCKS。 QA,QB,QC,QD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。COMPONENT COUNT 元件COUNT引用說明語句 PORT(CLK,EN,CLR: IN STD_LOGIC。 SIGNAL QAS,QBS,QCS,QDS: STD_LOGIC_VECTOR(3 DOWNTO 0)。 ENT,LOCKT,CLRT: BUFFER STD_LOGIC。 程序主要講述了調(diào)用七段譯碼器的顯示，將輸入的信號經(jīng)過譯碼之后在七段譯碼器上進(jìn)行顯示。 元件引用例示 U1: BCD7 PORT MAP(QBL,LEDB)。 QDL=QD。139。 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 LEDA,LEDB,LEDC,LEDD: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 鎖存與譯碼顯示控制模塊的VHDL源程序LIBRARY IEEE。 七段譯碼輸出信號END。 鎖存與譯碼顯示控制電路模塊的VHDL源程序 譯碼顯示電路的VHDL源程序LIBRARY IEEE。 元件引用例示 U2:CB10 PORT MAP(CLK2,EN,CLR,QB)。 BEGIN CLK2=NOT QA(3)。 計數(shù)輸出信號 END COMPONENT。 計數(shù)器清零信號 QA,QB,QC,QD: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。USE 。END ART。 允許計數(shù) END IF。139。ARCHITECTURE ART OF CB10 IS 結(jié)構(gòu)體 BEGIN PROCESS(CLK,CLR,EN) BEGIN IF CLR=39。USE 。END ART。 EN=NOT Q(3)。 計數(shù)大于15,清零 ELSE Q=Q+39。 定義變量BEGINPROCESS(CLK) BEGIN IF(CLK39。 鎖存信號 EN: OUT STD_LOGIC。USE 。采用VHDL語言設(shè)計一個復(fù)雜的電路系統(tǒng)，運(yùn)用自頂向下的設(shè)計思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計方法進(jìn)行設(shè)計。在計數(shù)器清零信號CLR清零后，當(dāng)計數(shù)選通控制信號EN有效時，開始對待測信號進(jìn)行計數(shù)。(5) 具有記憶顯示的功能，即在測量的過程中不刷新數(shù)據(jù)，等數(shù)據(jù)過程結(jié)束后才顯示測量結(jié)果，給出待測信號的頻率值，并保存到下一次測量結(jié)束。 設(shè)計流程使用MAX+PLUSⅡ進(jìn)行可編程邏輯器件開發(fā)主要包括4個階段：
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