基于eda技術的數(shù)字頻率計設計畢業(yè)論文(文件)
【正文】 if cqi9 then cqi:=cqi+1。end if。139。cq=cqi。編譯成功后進行仿真，其仿真波形如圖31所示：圖31十進制計數(shù)器仿真波形圖在項目編譯仿真成功后，用于電路的頂層設計。圖34 4位十進制計數(shù)器電路符號 控制模塊設計3．2．1閘門信號的設計頻率計電路工作時先要產(chǎn)生一個計數(shù)允許信號（即閘門信號），閘門信號的寬度為單位時間，如1S。（1）75進制計數(shù)器的程序如下：library ieee。cq:out std_logic_vector(7 downto 0)。beginif rst=39。)。 thenif en=39。039。end if。039。end behav。entity jishu11 isport(clk,rst,en:in std_logic。architecture behav of jishu11 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0)。039。139。else cqi:=(others=39。end if。else cout=39。end process。entity reg_2 isport(clk,d:in std_logic。begin process(clk)begin if clk39。end if。編譯成功后生成如圖37所示電路符號：圖37 D觸發(fā)器的電路符號將生成的75進制計數(shù)器、11進制計數(shù)器、10進制計數(shù)器和非門按下圖連接來得到1S高電平門閘信號。不失一般性，控制信號發(fā)生器用74161構成4分頻計數(shù)器，用一個與非門，一個或非門和一個異或門實現(xiàn)3種譯碼狀態(tài)，與閘門模塊按圖311連接。use 。end si_xuan_1。case x iswhen00= y=c1。when others=null。編譯成功后進行仿真，其仿真波形如圖314：圖314四選一數(shù)據(jù)選擇器仿真波形其仿真波形真確無誤后生成元件符號圖如下圖所示。4位寄存器的VHDL源程序如下。din:in std_logic_vector(3 downto 0)。139。end behav。根據(jù)人眼視覺暫留原理，LED數(shù)碼管每秒導通16次以上，人眼就無法LED數(shù)碼管短暫的不亮，認為是一直點亮的（其實LED數(shù)碼管是以一定頻率在閃動的）。動態(tài)掃描顯示的VHDL源程序如下。use 。din3:in std_logic_vector(11 downto 8)。end xu_dynamic。139。event and clk=39。scan_clk=scan(1 downto 0)。when01=bus4=din2。when11=bus4=din4。end case。編譯成功后生成元件圖如圖320所示：圖320 動態(tài)掃描電路3）七段數(shù)碼管驅(qū)動電路的VHDL設計library ieee。end decl7s。when0011= led7s=1001111。when0111= led7s=0000111。end case。圖322 譯碼電路原理圖編譯通過后，對該電路進行仿真，其波形如圖323所示：圖323譯碼電路波形仿真圖如圖所示，其電路實現(xiàn)了動態(tài)驅(qū)動顯示功能，其波形正確無誤，將其電路生成如圖223，可調(diào)用元件圖：圖323 譯碼電路的電路符號 量程自動切換模塊當計數(shù)器計數(shù)達到9999時，再來脈沖就超出量程，為了使計數(shù)器計數(shù)正確，需要用量程自動切換對計數(shù)顯示進行量程切換，增加量程自動切換模塊也加大了對頻率測量的范圍。use 。architecture behav of yichu_jiajishu issignal x:std_logic_vector(6 downto 0)。039。139。039。end process。編譯成功后，生成如下元件：圖324加法器的電路符號將生成的加法器和觸發(fā)器按如圖325所示的電路連接。其模塊與實現(xiàn)測量頻率時的功能一樣，該模塊調(diào)用測頻率時的譯碼模塊。use 。end jishu12。 then cqi:=(others=39。event and clk=39。 thenif cqi11 then cqi:=cqi+1。end if。139。cq=cqi。圖52 部分電路連接原理圖編譯成功后進行仿真，其波形仿真如圖53：圖53部分電路連接原理圖的仿真波形圖其波形正確無誤，將其電路生成能調(diào)用的元件圖如圖54：圖54 部分電路連接的電路符號該模塊主要根據(jù)輸入被測信號，產(chǎn)生計數(shù)允許計數(shù)信號EN，該信號的高電平的持續(xù)時間即計數(shù)允許時間，與輸入的被測信號周期相同；產(chǎn)生清零信號RST，在計數(shù)使能前對計數(shù)器先清零；產(chǎn)生存儲信號LOAD，在計數(shù)結束后，利用上升沿把最新的頻率測量值保存在顯示寄存器中。1）加法器設計其程序如下：library ieee。a,b,c:out std_logic)。139。elsif clk39。139。end if。b=x(1)。圖59 加法器和觸發(fā)器電路圖將設計的電路進行仿真，其波形圖如圖510：圖510 加法器和觸發(fā)器電路仿真波形圖其波形圖正確無誤，生成可調(diào)用元件圖如圖511：圖511 法器和觸發(fā)器電路符號在成功完成底層單元電路模塊設計仿真后，可根據(jù)測頻原理圖，把上面的各個模塊按照圖61連接起來。本畢業(yè)論文的制作過程是在 老師的指導下進行的。44。使我在完成設計的同時，對學習的專業(yè)基礎知識做了一次系統(tǒng)的復習總結，并且對相關的學科有了一定的了解和認識，獲益非淺。同時在基本電路模塊基礎上，不必修改硬件電路，通過修改VHDL源程序，增加一些新功能，滿足不同的需要，實現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。end behav。end process。039。139。039。architecture behav of zhou_jiafa issignal x:std_logic_vector(8 downto 0)。use 。其原理圖如圖55所示。end behav。039。end if。039。 thenif en=39。)。beginif rst=39。cq:out std_logic_vector(3
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