基于eda技術(shù)的數(shù)字頻率計設(shè)計畢業(yè)論文-在線瀏覽
2024-08-06 15:56本頁面
【正文】 器周期性的計數(shù)進行控制。use 。entity jishu10 isport(clk,rst,en:in std_logic。cout:out std_logic)。architecture behav of jishu10 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0)。139。039。elsif clk39。139。139。else cqi:=(others=39。)。end if。if cqi=9 then cout=39。else cout=39。end if。end process。在源程序中COUT是計數(shù)器進位輸出；CQ[3..0]是計數(shù)器的狀態(tài)輸出；CLK是始終輸入端；RST是復(fù)位控制輸入端，當(dāng)RST=1時，CQ[3..0]=0；EN是使能控制輸入端，當(dāng)EN=1時，計數(shù)器計數(shù)，當(dāng)EN=0時，計數(shù)器保持狀態(tài)不變。 (2）4位十進制計數(shù)器的頂層設(shè)計新建一個原理圖編輯窗，并按如圖32所示的4位十進制計數(shù)器的頂層原理圖完成電路連接。圖33 4位十進制計數(shù)器的原理圖仿真波形圖因此仿真結(jié)果正確無誤，以備高層設(shè)計中使用，其元件符號圖如圖34所示。在閘門信號有效時間內(nèi)，對被測信號計數(shù)，即為信號的頻率。本設(shè)計中選取的基準(zhǔn)信號頻率為750khz，為了得到1s高電平的周期性閘門信號，本設(shè)計采用對頻率為750khz基準(zhǔn)信號先進行75分頻，再進行3個10分頻，最后進行11分頻，再用非門對分頻出的信號進行取非變換，這樣得到的門閘信號高電平為1秒鐘。use 。entity jishu75 isport(clk,rst,en:in std_logic。cout:out std_logic)。architecture behav of jishu75 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(7 downto 0)。139。039。elsif clk39。139。139。else cqi:=(others=39。)。end if。if cqi=74 then cout=39。else cout=39。end if。end process。編譯成功后生成元件圖如圖35所示：圖35 75進制計數(shù)器的電路符號（2）11進制計數(shù)器的程序如下：library ieee。use 。cq:out std_logic_vector(3 downto 0)。end jishu11。beginif rst=39。 then cqi:=(others=39。)。event and clk=39。 thenif en=39。 thenif cqi10 then cqi:=cqi+1。039。end if。end if。139。039。cq=cqi。end behav。use 。q:out std_logic)。architecture behav of reg_2 issignal q1:std_logic。event and clk=39。 then q1=d。end process。end behav。圖38 1S高電平門閘信號原理圖將其電路圖進行仿真，其仿真波形如下：圖39對照其仿真波形，其輸出門閘信號高電平為1S，符合設(shè)計，將其電路生成如下元件圖，以便頂層調(diào)用。為了產(chǎn)生清零信號RST，使能信EN和存儲信號LOAD。圖311 控制信號發(fā)生器原理圖編譯成功后進行仿真，其仿真波形如下：圖312 控制信號發(fā)生器仿真波形圖該功能正確無誤后生成的元件符號圖如圖313所示。（1）四選一數(shù)據(jù)選擇器四選一數(shù)據(jù)選擇器的程序如下：library ieee。use 。y:out std_logic)。architecture behav of si_xuan_1 issignal x:std_logic_vector(1 downto 0)。a。when01= y=c2。when11= y=c4。end case。end behav。圖315 四選一數(shù)據(jù)選擇器的電路符號2)分頻電路的設(shè)計將生成的四選一數(shù)據(jù)選擇、74139譯碼器、D觸發(fā)器和3個十進制計數(shù)器按圖316連接。1）寄存器設(shè)計寄存器是在計數(shù)結(jié)束后，利用觸發(fā)器的上升沿把最新的頻率測量值保存起來，這樣在計數(shù)過程中可不必一直看著數(shù)碼管顯示器，顯示器將最終的頻率讀數(shù)定期進行更新，其輸出將作為動態(tài)掃描電路的輸入。library ieee。entity reg_4 isport(load:in std_logic。dout:out std_logic_vector(3 downto 0))。architecture behav of reg_4 isbegin process(din)begin if load’event and load=39。 then dout=din。end process。在源程序中LOAD 是鎖存信號，上升沿觸發(fā)；din[3..0]是寄存器輸入；dout[3..0]是寄存器輸出。圖319 寄存器2）動態(tài)掃描電路本設(shè)計采用掃描方式來實現(xiàn)LED數(shù)碼管動態(tài)顯示，控制好數(shù)碼管之間的延遲時間相當(dāng)重要。但是，延時（導(dǎo)通頻率）也不是越小越好，因為LED數(shù)碼管達到一定亮度需要一定時間。另外，顯示的字符有變化時，可在延時到達后送一個地電平（共陰極數(shù)碼管）LED數(shù)碼管先短暫熄滅，再顯示一個字符，可使在視覺上字符的變化更清楚。library ieee。use 。entity xu_dynamic isport(clk,reset:in std_logic。din2:in std_logic_vector(7 downto 4)。din4:in std_logic_vector(15 downto 12)。bus4:out std_logic_vector(3 downto 0))。architecture one of xu_dynamic issignal scan_clk:std_logic_vector(1 downto 0)。beginif reset=39。 then scan:=000000000000000000。elsif clk39。139。end if。
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