數(shù)字頻率計課程設計實習報告畢業(yè)論文(文件)
【正文】 011。 439。b1000: outcode= 739。b1110011。input CLK_in。 endEndmodule9. module fenpin(clk,fout10,fout100,fout1000)。assign fout10=(q1==9)。(q3==9)。 else q2=0。input[1:0] incode。b00:outcode=439。b0100。 239。input [3:0] incode。always(incode)begin case(incode) 439。b0001: outcode[6:0]= 739。b1101101。 439。b0101: outcode[6:0]= 739。b1011111。 439。b1001: outcode[6:0]= 739。 endcase if(in==1) outcode[7]=139。endendmodule12. module mux4_1(a,b,c,d,s,out)。always (s)case(s) 239。 239。endcaseendmodule13.module renge_counter(clk,clr,q,ql)。assign ql=(q==4)。endmodule總體電路圖四、測試數(shù)據(jù)與實驗結(jié)果組號準確數(shù)據(jù)實驗數(shù)據(jù)1234567 五、心得體會 我們小組的實習題目是數(shù)字式頻率計。從二十四號開始焊接電路板，于二十七號完成所有工作。同時經(jīng)過這幾天的焊接，在某種程度上又鍛煉了我們的動手能力。20。這次實習一方面提高了自己的學習與思考的能力，另一方面在動手能力方面也有了較大的提高，所以這次的電子工藝實習對我們來說是收獲頗多的。通過自我學習以及其他方式我們了解到了計數(shù)器分頻器譯碼器等模塊的編譯方式，學到了很多Verilog的有用的知識點。我們在十七十八號兩天對verilogHDL語言設計進行了學習與鞏固，從十九號正式開始數(shù)字式頻率計的設計，二十一號編程驗收通過，開始處理外部信號的測試，即穩(wěn)壓工作。else if(q4)q=q+1。output reg [2:0] q。 239。 239。input [1:0] s。 else outcode[7]=139。 default: outcode[6:0]= 739。b1111111。b0111: outcode[6:0]= 739。 439。b0110011。b0011
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