【正文】 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 1 1 1 1 0 1 0 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 17 當(dāng) S=1 時(shí)，編碼器不工作，編碼器輸出 Y Y1 和 Y0 及 YEX 和 YS全為 1（真值表第一行），所有的輸出端都被鎖在高電平。 八片首尾相連的 74LS164 作為 LED 數(shù)碼管的靜態(tài)顯示鎖存器， 數(shù)字 芯片 74LS164為 TTL 單向 8 位移位寄存器， 其引腳圖如圖 所示，邏輯圖如圖 所示， 可實(shí)現(xiàn)串行輸入，并行輸出。 復(fù)位 (MR) 輸入端上的一個(gè)低電平將使其它所有輸入端都無(wú)效，同時(shí)異步 地清除寄存器，強(qiáng)制所有的輸出 端 為低電平。 圖 74LS164 引腳圖 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 18 圖 74LS164 邏輯圖 由于 74LS164 芯片輸出低電平時(shí)具有 8mA 的灌電流能力，在靜態(tài)顯示方式下足以保證顯示亮度。其中測(cè)量與自檢 選擇模塊是在系統(tǒng)自檢時(shí)，將標(biāo)準(zhǔn)頻率作為被測(cè)頻率信號(hào)送給系統(tǒng)，而在系統(tǒng)正常測(cè)量時(shí)，將被測(cè)信號(hào)送給系統(tǒng)。 當(dāng) SPUL 為高電平時(shí)，測(cè)頻 /測(cè)周期模塊的 32 位計(jì)數(shù)器的輸入使能由 D 觸發(fā)器控制，其測(cè)量預(yù)置門控時(shí)間為被測(cè)信號(hào)周期的整數(shù)倍，此時(shí)計(jì)數(shù)值用來(lái)計(jì)算被測(cè)信號(hào)的頻率；當(dāng) CL 變?yōu)楦唠娖綍r(shí)，在隨后到來(lái)的 TCLK 的上升沿 ， TENA 及 START 引腳變?yōu)楦唠娖?，?jì)數(shù)器開(kāi)始計(jì)數(shù)；當(dāng) CL變?yōu)榈碗娖綍r(shí)，在隨后到來(lái)的 TCLK 上升沿 ， TENA 變?yōu)榈碗娖?，?jì)數(shù)器停止計(jì)數(shù)。 這時(shí)，若 CL為‘ 1’，測(cè) TCLK 的高電平脈寬，若 CL為‘ 0’，測(cè) TCLK 的低電平脈寬，然后通過(guò)單片機(jī)控制蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 19 SEL2~SEL0 從 DATA7~DATA0 數(shù)據(jù)口讀出對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值，同時(shí) EEND 由低電平變到高電平指示脈寬計(jì)數(shù)結(jié)束。當(dāng)復(fù)位信號(hào) CLR 為高 電平時(shí)， D 觸發(fā)器的輸出端 q 輸出邏輯 0，當(dāng)復(fù)位信號(hào) CLR 為低 電平時(shí)，每當(dāng)時(shí)鐘輸入 CLK 有一個(gè)上升沿時(shí)，輸出端 q 便輸出 與輸入信號(hào) d 相同的邏輯值。 由于標(biāo)準(zhǔn)頻率信號(hào)的頻率為50MHz，為了提高測(cè)量精度，因此將計(jì)數(shù)器的位數(shù)設(shè)為 32 位，并且計(jì)數(shù)器 以二進(jìn)制 數(shù)據(jù)的形式計(jì)數(shù)。 標(biāo)準(zhǔn)頻率信號(hào)計(jì)數(shù)器的邏輯功能和被測(cè)頻率信號(hào)計(jì)數(shù)器的一樣，只是輸入和輸出引腳不一樣而已。 MUX648 多路選擇器的作用就是將兩個(gè)計(jì)數(shù)器的 64 位計(jì)數(shù)值暫時(shí)存儲(chǔ)，然后在單片機(jī)發(fā)出的選擇信號(hào) SEL2~SEL0 的控制下分 8 次將計(jì)數(shù)值讀入。 圖 MUX64_8 多路選擇器時(shí)序仿真波形圖 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 22 圖 MUX64_8 多路選擇器原理圖模塊 (4)MUX21 選擇器設(shè)計(jì) 本設(shè)計(jì)采用 VHDL 文本輸入，其設(shè)計(jì)程序見(jiàn)附錄。 圖 MUX21 選擇 器時(shí)序仿真波形圖 圖 MUX21 選擇器原理圖模塊 （ 5） SS1 電路模塊 本設(shè)計(jì)采用 VHDL 文本輸入，其設(shè)計(jì)程序見(jiàn)附錄。 為了在設(shè)計(jì)脈寬控制模塊時(shí)能夠順利地調(diào)用它，我們將其生成原理圖模塊，該原理圖模塊如圖 所示 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 23 圖 SS1 時(shí)序仿真波形圖 圖 SS1 原理圖模塊 測(cè)量與自檢選擇電路 測(cè)量與自檢 選擇電路采用的是圖形輸入方式，其原理圖如圖 所示。 圖 測(cè)量與自校選擇電路原理圖 測(cè)頻與自檢 選擇電路 的時(shí)序仿真 波形圖如圖 所示，當(dāng) 選擇控制信號(hào) AS 為高電平時(shí)，輸出端 FOUT 為 BCLK，當(dāng) AS 為低電平時(shí)，輸出端 FOUT 為 TCLK。輸出引腳 PL 作為標(biāo)準(zhǔn)頻率計(jì)數(shù)器的使能控制信號(hào)，輸出引腳 EEND 作為計(jì)數(shù)器計(jì)數(shù)結(jié)束信號(hào)通知單片機(jī)讀取數(shù)據(jù)。 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 24 圖 測(cè)量與自檢電路時(shí)序仿真波形圖 圖 測(cè)量與自檢電路原理圖模塊 脈寬控制電路 該電路采用的是圖形輸入法，在該模塊的設(shè)計(jì)中調(diào)用了我們?cè)O(shè)計(jì)的基本電路模塊 D觸發(fā)器和 SSI 模塊， 其原理圖如圖 所示 。 測(cè)頻與自檢 選擇電路用于系統(tǒng)自檢，當(dāng) AS 為高電平時(shí)，系統(tǒng)自檢開(kāi)始， FOUT 輸出標(biāo)準(zhǔn)頻率 信號(hào) BCLK， 將標(biāo)準(zhǔn)頻率 信號(hào) 作為被測(cè)頻率 信號(hào) 進(jìn)行測(cè)量，根據(jù)測(cè)量結(jié)果來(lái)判斷系統(tǒng)運(yùn)行是否正常；當(dāng) AS 為低電平時(shí)，系統(tǒng)自檢結(jié)束， FOUT 輸出被測(cè)頻率 信號(hào)TCLK。其時(shí)序仿真 波形圖如圖 所示 ，當(dāng) Q1=1， Q2=0 時(shí)，則 PL= 1； 否則 PL= ‘ 0’。 其時(shí)序仿真 波形圖如圖 所示 ， 當(dāng) S為邏輯 0 時(shí)，輸出信號(hào) Z 與輸入信號(hào) A 相同，當(dāng) S 為邏輯 1 時(shí)輸出端與輸入信號(hào) B 相同。 MUX648 多路選擇器的 時(shí)序仿真 波形圖如圖 所示， 當(dāng) SEL 分別為“ 000”、“ 001”、“ 010”、“ 011”時(shí)，由低 8 位到高 8 位讀取標(biāo)準(zhǔn)頻率計(jì)數(shù)值；當(dāng) SEL 分別為“ 100”、“ 101”、“ 110”、“ 111”時(shí)，由低8 位到高 8 位讀取被測(cè)頻率計(jì)數(shù)值。 為了在設(shè)計(jì) FPGA 頂層模塊時(shí)能夠順利地調(diào)用這兩個(gè)計(jì)數(shù)器模塊，我們將其生成原理圖模塊，該原理圖模塊如圖 （ a）和（ b）所示。 標(biāo)準(zhǔn)頻率信號(hào)計(jì)數(shù)器和被測(cè)頻率信號(hào)計(jì)數(shù)器的時(shí)序仿真波形分別 如圖 （ a）和（ b）所示，現(xiàn)以被測(cè)信號(hào)計(jì)數(shù)器為例介紹其邏輯功能，當(dāng) CLR 信號(hào)為高電平時(shí)，計(jì)數(shù)器的值清零，當(dāng) CLR 信號(hào)為低電平，同時(shí)被測(cè)信號(hào) 計(jì)數(shù)器使能端 TENA 為高電平有效的情況下，每當(dāng)被測(cè)頻率信號(hào) TCLK 有一個(gè)上升沿到達(dá)時(shí)， 計(jì)數(shù)器的值便加 1，直至使能端 TENA 變?yōu)榈碗娖健? 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 20 圖 D 觸發(fā)器時(shí)序仿真波形 圖 D 觸發(fā)器原理圖模塊 （ 2） 32 位計(jì)數(shù)器設(shè)計(jì) 計(jì)數(shù)器就是指能夠記憶時(shí)鐘信號(hào)脈沖個(gè)數(shù)的時(shí)序邏輯電路，它是數(shù)字電路中應(yīng)用極其廣泛的一種基本邏輯單元，不僅能用于對(duì)時(shí)鐘脈沖計(jì)數(shù)，還可以用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖和脈沖序列以及進(jìn)行數(shù)字運(yùn)算等。本設(shè)計(jì)采用 VHDL 文本輸入，其程序見(jiàn)附錄。在單片機(jī)發(fā)出的 SEL2~SEL0 控制下通過(guò) DATA7~DATA0 分 8 次將計(jì)數(shù)器的計(jì)數(shù)值讀入單片機(jī) [6]。其中管腳 SPUL 為脈寬和測(cè)頻 /測(cè)周期的選擇輸入信號(hào)，由單片機(jī)根據(jù)需要發(fā)出。 FPGA 模塊電路設(shè)計(jì) FPGA 模塊電路由測(cè)量與自檢 選擇模塊、脈寬控制模塊和測(cè)頻 /測(cè)周期模塊組成。每一個(gè)時(shí)鐘信號(hào)的上升沿加到 CP 端時(shí)，移位寄存器移一位， 8 個(gè)時(shí)鐘脈沖過(guò)后， 8 位二進(jìn)制數(shù)全部移入 74LS164 中。 也可以把 兩個(gè)輸入端連接在一起，或者把不用的輸入端接高電平，一定不要懸空。 LED 數(shù)碼管顯示電路 LED 數(shù)碼管顯示電路采用八片首尾相連的 74LS164 鎖存器和 8 個(gè) 共陰 LED 數(shù)碼管顯示測(cè)試結(jié)果。選通輸入端（使能輸入端） S、使能輸出端以及擴(kuò)展輸出端 YEX 是為了便于使用而設(shè)置的三個(gè)控制端。鍵盤 編碼 電路的 Y[0..2]用于向單片機(jī)輸入鍵值 ，其 Y[0..2]接單片機(jī)的 P1[0..2]。 圖 單片機(jī)最小系統(tǒng) 鍵盤接口電路 本設(shè)計(jì)采用 由數(shù)字芯片 74LS148 組成的獨(dú)立式鍵盤，其一般應(yīng)用在按鍵數(shù)量比較少的系統(tǒng)中 ,鍵盤接口電路如圖 所示。單片機(jī)的時(shí)鐘信號(hào)可以由兩種方式產(chǎn)生，即內(nèi)部時(shí)鐘方式和外部時(shí)鐘方式。另外，在單片機(jī)工作過(guò)程中，如果出現(xiàn)死機(jī)，也必須對(duì)單片機(jī)進(jìn)行復(fù)位，使其重行開(kāi)始工作。 5V。信號(hào)放大可以采用一般的運(yùn)算放大電路，波形整形可采用施密特觸發(fā)器。該設(shè)計(jì)以 FPGA 開(kāi)發(fā)板 外接的 50MHz 晶振作為標(biāo)準(zhǔn)頻率 信號(hào) ， 在應(yīng)用時(shí) 我們只需將晶振的引腳與我們?cè)O(shè)計(jì)的 FPGA 芯片對(duì)應(yīng)配置就可以了。 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 13 3 系統(tǒng)硬件電路設(shè)計(jì) 系統(tǒng)頂層電路組成 本設(shè)計(jì)的核心部件為 STC89C51 單片機(jī)和現(xiàn)場(chǎng)可編程芯片 FPGA，所有信號(hào)包括標(biāo)準(zhǔn)頻率信號(hào)，被測(cè)信號(hào)，自檢 信號(hào)均可在 STC89C51 單片機(jī)的控制下送到 FPGA 芯片中，單片機(jī)將每次測(cè)試結(jié)果讀入內(nèi)存 RAM 中，經(jīng)運(yùn)算處理后，由 RXD 口以 BCD 碼的形式送入數(shù)碼管顯示電路 進(jìn)行 顯示。 VHDL 語(yǔ)言的效率之一，就是如果你的設(shè)計(jì)是被綜合 到一個(gè) CPLD 或 FPGA 的話，則可以使你設(shè)計(jì)的產(chǎn)品以最快速度上市。從一個(gè)仿真工 具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè)工 作平臺(tái)移植到另一個(gè)工作平臺(tái)去執(zhí)行。 VHDL 語(yǔ)言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒(méi)有嵌入描述 與工藝相關(guān)的信息，不會(huì)因?yàn)楣に囎兓姑枋鲞^(guò)時(shí)。 （ 2）系統(tǒng)硬件描述能力強(qiáng)。 （ 1）設(shè)計(jì)功能強(qiáng)、方法靈活、支持廣泛。與其它的 HDL 相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 11 （ 5） 不足之處 軟件結(jié)構(gòu)龐大，使用復(fù)雜，不如 MAX+PLUSII 簡(jiǎn)單、易學(xué)易用。低層編輯仍然采用 Chipview 方式，引腳排列位置映射了實(shí)際器件引腳，只要簡(jiǎn)單地鼠標(biāo)拖放即可完成低層編輯?？梢允褂?Quartus II帶有的 RTL Viewer 觀察綜合后的 RTL 圖。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能，如各類片上存儲(chǔ)器、 DSP 模塊、 LVDS 驅(qū)動(dòng)器、 PLL 以及 SERDES 和DDIO 電路模塊等。還可以通過(guò)選擇 Compiler Tool（ Tools 菜單），在 Compiler Tool窗口中運(yùn)行該模塊來(lái)啟動(dòng)編譯器模塊。 Quartus II 包括模塊化的編譯器。 Quartus II 設(shè)計(jì)工具完全支持 VHDL、 Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL、 Verilog 邏輯綜合器。 Quartus II 軟件 概述 Quartus II 是 Altera 公司 提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。其結(jié)構(gòu)如下圖所示?？膳渲眠壿媺K CLB 是實(shí)現(xiàn)用戶功能的基本單元，它們通常規(guī)則地排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入 /輸出模塊 (IOB)主要完成芯片上邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源 (IR)包括各種長(zhǎng)度的連線線段和一些可編程連接開(kāi)關(guān)， 它們將各個(gè) CLB 之間或 CLB、 IOB 之間以及 IOB 之間連接起來(lái)，構(gòu)成特 定功能的電路。 FPGA 模塊 理論及知識(shí) FPGA 原理概述 FPGA 器件具有高密度、高速率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本，設(shè)計(jì)靈活方便，可無(wú)限次反復(fù)編程，并可現(xiàn)場(chǎng)模擬調(diào)試驗(yàn)證等特點(diǎn)。元器件涉及電阻、電容、二極管 、三極管、變壓器、繼電器、各種放大器、各種激勵(lì)源、各種微控制器、各種門電路和各種終端等。 Proteus 軟件是目前唯一能對(duì)各種處理器進(jìn)行實(shí)時(shí)仿真、調(diào)試與測(cè)試的 EDA 工具，真正實(shí)現(xiàn)了在沒(méi)有目標(biāo)原形時(shí)可以對(duì)系統(tǒng)進(jìn)行調(diào)試、測(cè)試和驗(yàn)證。 μ Vision 3 軟件界面包括 4 大組成部分，即菜單工具欄、項(xiàng)目管理窗口、文件窗口和輸出窗口。 （ 2）控制引腳（ 4 只） PSEN、 ALE、 EA、 RST； （ 3）并行 I/O 口引腳（ 32 只） 、 、 、 。這些功能部件通常都掛靠在單片機(jī)內(nèi)部總線上，通過(guò)內(nèi)部總線穿送數(shù)據(jù)信息和控制信息。 單片機(jī)模塊理論及知識(shí) MCS51 單片機(jī)結(jié)構(gòu) 簡(jiǎn)介 MCS51 單片機(jī) 分為 51 和 52 兩個(gè)系列，包括 80c5 87c5 80c5 87c52 等典型產(chǎn)品型號(hào)，它們的結(jié)構(gòu)基本相同，主要差別僅在片內(nèi) 存儲(chǔ)器、計(jì)數(shù)器。fs (23) 將式 (21)和 (23)代入式 (22)，并整理如式 (24)： δ=|ΔNs|/Ns≤1/Ns=1/(t 圖 等精度測(cè)頻實(shí)現(xiàn)原理圖 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 5 等精度測(cè)頻誤差分析 設(shè)在一次實(shí)際閘門時(shí)間 t 中計(jì)數(shù)器對(duì)被測(cè)信號(hào)的計(jì)數(shù)值為 Nx，對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為 Ns。 CNT CNT2 同時(shí)對(duì)標(biāo)準(zhǔn)頻率信號(hào)和經(jīng)整形后的被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，分別為 NS與 NX?？梢钥闯?，實(shí)際閘門時(shí)間 t 與預(yù)置閘門時(shí)間 t1 并不嚴(yán)格相等，但差值不 超過(guò)被測(cè)信號(hào)的一個(gè)周期 [1]。其測(cè)頻原理如圖 所示 。 綜上所述， 本設(shè)計(jì)所采用的測(cè)頻方法就是等精度頻率測(cè)量法，下面我們將對(duì)等精度頻率測(cè)量法做進(jìn)一步介紹。因此直接測(cè)頻法只適合測(cè)量頻率較高的信號(hào)，不能滿足在整個(gè)測(cè)量頻段內(nèi)的測(cè)量精度保持不變的要求。由于閘門