【正文】 LOGIC。 COMPONENT GATE IS PORT(CLK2, FSD, CNL, PUL: IN STDwe LOGIC。 END COMPONENT CNT。 CLK1, EEND, CLK2, CLRC: OUT STD LOGIC)。 ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS PORT(CHKF, FIN, CHOIS: IN STDLOGIC。 OO: OUT STDLOGIC_ VECTOR(7 DOWNTO 0)。 USE 。八字節(jié)數(shù)除以四字節(jié)數(shù)除法子程序 。在執(zhí)行功能子程序之前會(huì)提示先輸入時(shí)間值 (在 LED 上顯示 ENTERSJ)。程序開始后，先在 LED 上給出 CPUREADY 的提示字，然后進(jìn)入鍵盤掃描方式。占空比子程序是分別測(cè)出高低電平的脈寬計(jì)數(shù)值 Nl, N2，由公式 :占空比 =Nl/ (Nl+N2) 開始 初始化 鍵盤掃描 測(cè)頻鍵 測(cè) T 鍵 測(cè) D 鍵 脈寬鍵 調(diào)用測(cè) F 子程序 調(diào)用測(cè) T 子程序 調(diào)用測(cè) D 子程序 調(diào)用測(cè)脈寬子程序 測(cè)頻子程序 見附錄。 程序見附錄 v 測(cè)頻、測(cè)周期、測(cè)脈寬及測(cè)占空比子程序 當(dāng)鍵盤子程序掃描到測(cè)頻鍵按下時(shí)，讀入鍵值后跳轉(zhuǎn)到測(cè)頻子程序。下面將給出由 VHDL 語言實(shí)現(xiàn)的頂層模塊程序。將 74LS165 的輸出置‘ 139。因?yàn)?74LS164 輸出沒有鎖存功能，因此，在傳送信號(hào)時(shí)輸出端數(shù)碼憐會(huì)有瞬間閃爍，但由于系統(tǒng)采用 12MHz 晶振。當(dāng)某一鍵盤按下時(shí)，該線為低電平，在單片機(jī)主程序中置 P3. 2 為‘ 039。 (10) FX 為被測(cè)信號(hào)輸入，此信號(hào)是經(jīng)過限幅整形電路后的信號(hào)。 (6) STROBE:為預(yù)置門閘，門寬可通過鍵盤由單片機(jī)控制， STROBE=1 時(shí)，預(yù)置門打開 :STROBE=0 時(shí)，預(yù)置門關(guān)閉。 (3) CLR:系統(tǒng)全清零功能。由 P1 口輸出控制。 單片機(jī)控制電路 單片機(jī)測(cè)頻控制電路如圖 37所示，由單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出， CPLD 完成各種測(cè)試功能。P2口當(dāng)用作外部程序存儲(chǔ)器或外部數(shù)據(jù)存儲(chǔ)器進(jìn)行存取時(shí)， P2口輸出 16位地址的高八位。在快閃編程時(shí)， P0 口輸入，當(dāng)快閃進(jìn)行校驗(yàn)時(shí)， P0 口輸出，此時(shí) P0 外部必須被拉至高電平。由于將多功能 8位 CPU 和快閃存儲(chǔ)器組合 在單個(gè)芯片中， ATMEL 的 AT89C51 是一種高效微控制器，為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價(jià)廉的方案。在檢測(cè)到上沿并緊接一個(gè)下沿后， CONTRL2 不再發(fā)生變化直到下一個(gè)初始化信號(hào)到來。 CONTRL2 子模塊的主要特點(diǎn)是 :電路的設(shè)計(jì)保證了只有 CONTRL2 被初始化后才能工作，否則 PUL 輸出始終為零。 (2)將 GATE 的 CNL 端置高電平，表示開始脈沖寬度測(cè)量，這時(shí) CNT2 的輸入信號(hào)為 FSD。當(dāng) D觸發(fā)器的輸入端 START 為低電平時(shí)，若 FIN端輸入一個(gè)脈沖上沿，則 FIN→ CLK1 與 FSD→ CLK2 的信號(hào)通道被切斷。 (2)由預(yù)置門控信號(hào)將 CONTRL 的 START 端置高電平，預(yù)置門開始定時(shí)，此時(shí)由被測(cè)信號(hào)的上沿打開計(jì)數(shù)器 CNT1 進(jìn)行計(jì)數(shù)，同時(shí)使 標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器CNT2。利用此功能可分別 獲得脈寬和占空比數(shù)據(jù)。 (4) CHOICE (P3. 2):自校 /測(cè)頻選擇， CHOICE=1 測(cè)頻 。TF=1 時(shí)測(cè)脈寬。 (2)顯示電路由 8 個(gè)數(shù)碼管組成 :7個(gè) LED 數(shù)碼管組成測(cè)量數(shù)據(jù)顯示器，另一個(gè)獨(dú)立的數(shù)碼管用于狀態(tài)顯示。 系統(tǒng)的基本工作方式如下 : (1) PO 口是單片機(jī)與 FPGA 的數(shù)據(jù)傳送通信口， P1 口用于鍵盤掃描，實(shí)現(xiàn)各測(cè)試功能的轉(zhuǎn)換 ?？梢杂梦鍌€(gè)鍵執(zhí)行測(cè)量控制，一個(gè)是復(fù)位鍵，其余是命令鍵。 （ 4）單片機(jī)電路模塊。用于對(duì)待測(cè)信號(hào)進(jìn)行放大和整形，以便作為 PLD 器件的輸入信號(hào)。因此，我們選擇單片機(jī)和 CPLD/FPGA的結(jié)合來實(shí)現(xiàn)。 如圖 22 當(dāng)方波預(yù)置門控信號(hào)由低變?yōu)楦唠娖綍r(shí)，經(jīng)整形后的被測(cè)信號(hào)上升一沿啟動(dòng) D 觸發(fā)器，由 D 觸發(fā)器的 R端同時(shí)啟動(dòng)可控計(jì)數(shù)器 CNT1 和 CNT2 同時(shí)計(jì)數(shù)，當(dāng)預(yù)置門為低電平時(shí)，隨后而至的被測(cè)信號(hào)使可控計(jì)數(shù)器同時(shí)關(guān)閉。 QuartusⅡ的安裝需要的 PC 機(jī)系統(tǒng)配置：奔騰Ⅱ或更好的 PC 機(jī)， 256 MB 以上的有效內(nèi)存，不低于 128 MB 的物理內(nèi)存， GB 以上的硬盤空間， Windows 9 Windows 2020 或 Windows NT 、 Windows NT 操作系統(tǒng)， 17英寸顯示器。 MAX ＋ PLUSⅡ和 Quartus Ⅱ提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，設(shè)計(jì)人員不需要精通器件的內(nèi)部結(jié)構(gòu)，只需要運(yùn)用自己熟悉的輸入工具（如原理圖輸入或高級(jí)行為描述語言）進(jìn)行設(shè)計(jì)，利用 MAX ＋ PLUSⅡ和 QuartusⅡ可以將這些設(shè)計(jì)轉(zhuǎn)換為最終結(jié)構(gòu)所需要的格式?？删幊踢壿嬈骷囊话阍O(shè)計(jì)流程如圖 所示，包括設(shè)計(jì)準(zhǔn)備，設(shè)計(jì)輸入，功能仿真，設(shè)計(jì)處理，時(shí)序仿真和器件編程及測(cè)試等七個(gè)步驟。硬件描述語言使得設(shè)計(jì)者在比較抽象的層次上描述設(shè)計(jì)的結(jié)構(gòu)和內(nèi)部特征，是進(jìn)行邏輯綜合優(yōu)化的重要工具。利用 EDA 設(shè)計(jì)工具，設(shè)計(jì)者可以預(yù)知設(shè)計(jì)結(jié)果，減少設(shè)計(jì)的盲目性，極大地提高設(shè)計(jì)的效率。 EDA（ Electronics Design Automation）即電子設(shè)計(jì)自動(dòng)化。 的設(shè)計(jì)方法與要求 采用可編程邏輯器件芯片和 EDA 軟件，在實(shí)驗(yàn)室里就可以完成數(shù)字系統(tǒng)的設(shè)計(jì)和生產(chǎn)。 ◆ 適用于 。 FPGA 在正常工作時(shí)，它的配置數(shù)據(jù)（下載進(jìn)去的邏輯信息）存儲(chǔ)在 SRAM 中 ，由于 SRAM的易失性，每次加電時(shí)，配置數(shù)據(jù)都必須重新下載。 設(shè)計(jì)中采用了模塊化設(shè)計(jì)方法 ,并使用了 EDA工具 ,提高了設(shè)計(jì)效率。隨著現(xiàn)場(chǎng)可編程門陣列 FPGA 的廣泛應(yīng)用，以 EDA 工具作為開發(fā)手段，運(yùn)用 VHDL等硬件描述語言語言，將使整個(gè)系統(tǒng)大大簡(jiǎn)化，提高了系統(tǒng)的整體性能和可靠性。測(cè)量頻率的方法有多種 ,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。摘 要 本文設(shè)計(jì)的 等精度頻率計(jì)，主要硬件電路由復(fù)雜可編程邏輯（ FPGA）和單片機(jī) AT89C51 構(gòu)成。 關(guān)鍵詞：等精度頻率計(jì)；可編程邏輯器件； VHDL；單片機(jī) AT89C51. Abstract This paper introduces a method to design precision frequency meter based on equal precision measuring principle. The main circuit is posed of plex programmable logic (FPGA) and AT89C51. The plex programmable logic device pletes sequential logic control, and the counting function. AT89C51 works as the chief controller, which controls test signals of whole circuit, proceses data, scans keyboard and controls digital to display. The system bines the flexibility of AT89C51 and programmable chip FPDA, displays with decimal figures. Keywords： Equal precision frequency meters； FPGA； VHDL； MCU目 錄 引 言 ........................................................................................................................... 4 1．概 述 ........................................................................................................................ 5 等精度頻計(jì)的簡(jiǎn)介和意義 ............................................................................... 5 FPGA的簡(jiǎn)介 .................................................................................................... 5 可編程邏輯器件 FPGA 的基本結(jié)構(gòu) ........................................................................................ 5 FPGA的設(shè)計(jì)方法與要求 ..................................................................................................... 6 ............................................................................................................................ 7 2 .等精度頻計(jì)的原理分析 ............................................................................................... 8 等精度頻計(jì)的原理 ............................................................................................. 8 3. 硬件電路設(shè)計(jì) ........................................................................................................... 10 ................................................................................................... 10 作原理及設(shè)計(jì) ...............................................................................11 FPGA 測(cè)頻專用模塊邏輯設(shè)計(jì) ...............................................................................................11 測(cè)頻 /測(cè)周期的實(shí)現(xiàn) ...............................................................................................................12 控制部件設(shè)計(jì) .........................................................................................................................13 計(jì)數(shù)部件設(shè)計(jì) .........................................................................................................................13 脈沖寬度測(cè)量和占空比測(cè)量模塊設(shè)計(jì) ................................................................................13 ................................................................................................ 14 AT89C51 單片機(jī)性能 .............................................................................................................14 單片機(jī)控制電路 ...........................................................................................