【正文】 來改變測(cè)量方法。設(shè) Tw時(shí)間內(nèi)被測(cè)信號(hào)計(jì)數(shù)值為 N2，標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為 N1，則待測(cè)信號(hào)的頻率為： fx=N2/N1*f0。 考慮到本次設(shè)計(jì)的設(shè)計(jì)重點(diǎn)以及外圍電路的難易度，我們選擇使用相位差 時(shí)間轉(zhuǎn)換法，它的基本原理為：先分別將待測(cè)信號(hào)和經(jīng)過相移網(wǎng)絡(luò)后的信號(hào)通過過零比較器整形成TTL 電平方波，然后經(jīng)異或鑒相，把相位測(cè)量變成時(shí)間間隔測(cè)量，然后用時(shí)間計(jì)數(shù)器進(jìn)行測(cè)量，同時(shí)用與門或 D觸發(fā)器可以判斷相位是超強(qiáng)還是滯后。綜合以上 兩式 ，有 3 6 0 3 6 0xTfNNTF? ? ? ? ? ? ?，其中 1F T? 為標(biāo)準(zhǔn)時(shí)鐘頻率。 系統(tǒng)框圖如圖 2所示。測(cè)量相位則是通過將兩路同頻率的信號(hào)進(jìn)行異或再與的方式，算得兩路信號(hào)的相位的差。本系統(tǒng)的 兩相 信號(hào)發(fā)生器模塊就是基于 DDS 技術(shù)設(shè)計(jì)的。當(dāng) fclk 發(fā)生改變，則 DAC 輸出的正弦波頻率隨之改變，但輸出頻率的改變僅決定于 fclk 的改變。圖中比圖 X的簡單系統(tǒng)多了一個(gè)相位累加器，它的作用是在讀取數(shù)字相位圓周上各點(diǎn)時(shí)可以每隔 M個(gè)點(diǎn)讀一個(gè)數(shù)值， M即為圖 Y中的頻率字。 DDS 核心的相位累加器由一個(gè) N 位字長的二進(jìn)制加法器和一個(gè)有時(shí)鐘 fclk 取樣的 N位寄存器組成，作用是對(duì)頻率控制字進(jìn)行線性累加；波形存儲(chǔ)器中所對(duì)應(yīng)的是一張函數(shù)波形查詢表，對(duì)應(yīng)不同的相位碼址輸出不同的幅度編碼。 綜上分析可得 DDS 的特點(diǎn)如下： ① DDS 的頻率分辨率在相位累加器的位數(shù) N 足夠大時(shí)，理論上可以獲得相應(yīng)的分辨精度，這是傳統(tǒng)方法難以實(shí)現(xiàn)的。 兩相信號(hào)發(fā)生器 EDA 設(shè)計(jì)及實(shí)現(xiàn) 設(shè)計(jì)中，選擇相位累加器為 28位， ROM 為 8位（即一個(gè)周期取樣 256 點(diǎn)）， 時(shí)鐘為 20MHz經(jīng)鎖相環(huán)倍頻 倍后所得的信號(hào)（ 35MHz）作為兩相信號(hào)發(fā)生器時(shí)鐘 ，即 fclk =35MHz，n=28。 移相設(shè)計(jì)選擇一個(gè) 8 位相位 加法器 ，接在 28 位相位累加器輸出的高八位 ， 每當(dāng)相位控制子增加 1， 此相正弦波數(shù)據(jù)就會(huì)提前前相波形 83602 ?輸出，達(dá)到兩相輸出的要求。 圖 5 兩相信號(hào)發(fā)生器頂層設(shè)計(jì)框圖 兩相信號(hào)發(fā)生器各底層模塊設(shè)計(jì) 兩相信號(hào)發(fā)生器底層模塊 包括一個(gè) 28 位加法器、一個(gè) 28位寄存器、一個(gè) 8位加法器、一個(gè) 8位寄存器以、兩個(gè) 存儲(chǔ)波形數(shù)據(jù)的 ROM 及波形數(shù)據(jù)表等。 FOUT 為第一相 正弦 信號(hào)輸出， POUT 為第二相 正弦信號(hào)輸出。 仿真符合設(shè)計(jì)要求。 本系統(tǒng) 要求輸出 量 是電壓， 而 DAC0832 輸出的是電流量， 所以還必須經(jīng)過一個(gè)外接的運(yùn)算放大器轉(zhuǎn)換成電壓 ，這里選用 OP07 集成運(yùn)放，此運(yùn)放具有 極低的輸入失調(diào) 電壓、極低的失調(diào)電壓溫漂能長期穩(wěn)定工作等特點(diǎn) 。 22v，在工作電壓為177。 濾波電路設(shè)計(jì) 巴特沃思 低通濾波電路， 在通頻帶內(nèi)外都有平穩(wěn)的幅頻特性， 濾波輸出的 信號(hào)總會(huì)在第一個(gè)周期略微有些失真，但往后的幅頻特性就非常的好 。波形移位部分，其核心部分是一電壓跟隨器，電壓跟隨器的輸出 Vo1=（ VinVp），所以輸出的 Vo1 就相當(dāng)于在輸入 Vin的基礎(chǔ)上下移了 Vp伏，而 Vp又受可變電阻器 Rw1 的控制。 12V 電源限制， 輸出信號(hào)的峰峰值最小可到 0V，最大可達(dá) 177。圖 12中“預(yù)置門控信號(hào)”CL 可由單片機(jī)發(fā)出，實(shí)踐證明，在 1 秒至 秒間的選擇范圍內(nèi)， CL 的時(shí)間寬度對(duì)測(cè)頻精度幾乎沒有影響， 在此設(shè)其寬度為 Tpr。 然后由單片機(jī)發(fā)出允許測(cè)頻命令，即令預(yù)置門控信號(hào) CL 為高電平，這時(shí) D 觸發(fā)器要一直等到被測(cè)信號(hào)的上升沿通過時(shí) Q 端才被置 1（即令 START 為高電平），與此同時(shí)，將同時(shí)啟動(dòng)計(jì)數(shù)器 BHZ 和 TF，進(jìn)入計(jì)數(shù)允許周期。而且，CL 寬度的改變以及隨機(jī)的出現(xiàn)時(shí)間造成的誤差最多只有 BCLK 信號(hào)的一個(gè)時(shí)鐘周期，如果BCLK 由精確穩(wěn)定的晶體振蕩器（ 20MHZ）發(fā)出，則任何時(shí)刻的絕對(duì)測(cè)量誤差只有 50ns。 SPUL 的作用是測(cè)頻和測(cè)脈寬的選擇控制， SPUL 為 1 時(shí)測(cè)頻率，為 0時(shí)測(cè)脈寬和占空比。這時(shí)， CLR 一個(gè)正脈沖后，系統(tǒng)被初始化。由圖可見，計(jì)數(shù)結(jié)果是，對(duì) TCLK 的計(jì)數(shù) 值是 3，對(duì) BCLK 的計(jì)數(shù)值是 60。為了便于觀察，圖中仿真波形中的 TCLK 和 BCLK 的周期分別設(shè)置為 75us 和 500ns。計(jì)數(shù)值可以通過 SEL 讀出，這里是 75。由于 FPGA 系統(tǒng)板的端口電壓為 ，而過零比較器受177。具體電路圖如圖 17 所示。 16 第五章 相位測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 在測(cè)頻模塊基礎(chǔ)上再增加一個(gè)數(shù)字鑒相器模塊就能構(gòu)成一個(gè)相位測(cè)試儀，鑒相器接受來自外部的兩路被整形后的信號(hào)。 圖 18 數(shù)字鑒相器 由圖 19 可知，兩路同頻率不同相位的時(shí)鐘信號(hào) A 和 B 通過鑒相器后，將輸出一路具有不同占空比的脈沖波形。 。仿真時(shí)設(shè)置 BCLK 為 500ns， A、 B為 10us，且相位差為 144176。 兩個(gè) DAC0832數(shù)據(jù)輸入端接兩相信號(hào)發(fā)生器 FPGA輸出 FOUT和 POUT，兩相信號(hào) A、 B接相位測(cè)量輸入端。 頻率控制字 FWORD、相位控制字 PWORD分別接預(yù)置模塊中 的單片機(jī) I/O 口（具體設(shè)計(jì)見軟件論文報(bào)告） 。這兩個(gè)多路選擇器的作用是便于單片機(jī)控制測(cè)頻和測(cè)相的輸入和輸出，使兩個(gè)測(cè)量模塊測(cè)量時(shí)互不干擾，增加了系統(tǒng)的穩(wěn) 定性和可靠性。 19 圖 22 模擬電路圖 20 圖 23 FPGA總電路圖 21 第 七 章 軟件設(shè)計(jì) 兩相信號(hào)發(fā)生器模塊中頻率、相位預(yù)置軟件設(shè)計(jì) 兩相信號(hào)發(fā)生器模塊中的軟件設(shè)計(jì) ，是要將預(yù)置的頻率值和相移值轉(zhuǎn)換成二進(jìn)制的頻率控制字傳給 FPGA，通過 節(jié)的分析可以看出， 公式 （ 32）、（ 33）中的 Fout 和 Pout 就是鍵盤需要預(yù)置的兩個(gè)數(shù)，而在軟件設(shè)計(jì)中則是將這兩個(gè)公式逆推，提 供的是頻率和相位的控制字，計(jì)算公式為 9( / 511 ) / 2M Fou t?? (71) 和 / Pout? (72) 由此可得到十進(jìn)制的控制字，再將其轉(zhuǎn)換成二進(jìn)制即可。 圖 25 頻率、相位差測(cè)量流程圖 23 第八章 系統(tǒng)測(cè)試及結(jié)果分析 兩相信號(hào)發(fā)生器模塊測(cè)試及分析 兩相信號(hào)發(fā)生器模塊測(cè)試 較簡單，只需將兩相輸出接到示波器的兩個(gè)探頭上即可測(cè)量輸出 數(shù)據(jù)大小。 87176。 357176。 154176。 從表 1 和表 2 測(cè)得的數(shù)據(jù)分析可知，頻率預(yù)置范圍在 66Hz～ 17kHz，相位預(yù)置范圍在 0～ 360176。當(dāng)輸入為正弦波時(shí)，此信號(hào)要接到過零比較電路輸入端，方波時(shí)可直接接 FPGA 端口。具體測(cè)試數(shù)據(jù)見表 4。 150176。 測(cè)量相位差 1176。 233176。 ,測(cè)量誤差 恒小于 1176。頻率測(cè)量范圍為 10Hz～ 20MHz,測(cè)量誤差 恒小于 1Hz。之間時(shí)穩(wěn)定、平滑、不失真的輸出。導(dǎo)致頻率在 4kHz以上時(shí)預(yù)置的頻率與輸出頻率誤差較大的原因是預(yù)置模塊軟件設(shè)計(jì)的不 嚴(yán)謹(jǐn)。因?yàn)殍b相器輸出的波形除了可以反映兩路信號(hào)的相位差，其頻率也與兩路信號(hào)的頻率一致，因此只要在一個(gè)模塊上改變 SPUL 的高低電平即可同時(shí)實(shí)現(xiàn)測(cè)頻和測(cè)相的功能。這就使我們的設(shè)計(jì)成了“殺雞用牛刀”的現(xiàn)狀，使大量資源浪費(fèi)。比如測(cè)量通過 OP27 比較后的脈沖波的頻率和相位時(shí) ，無論如何都測(cè)量不準(zhǔn)確，我們多次修改了 FPGA 內(nèi)的硬件設(shè)計(jì)和單片機(jī)的軟件編程，結(jié)果還是不準(zhǔn)確。 感謝本論文軟件設(shè)計(jì)部分作者馬婧的極力幫助才能讓我們的畢業(yè)設(shè)計(jì)作品順利完成。 感謝學(xué)校能給我一個(gè)適合做畢業(yè)設(shè)計(jì)的環(huán)境場(chǎng)所。 ENTITY ADDER28B IS PORT( A : IN STD_LOGIC_VECTOR(27 DOWNTO 0)。 ARCHITECTURE behav OF ADDER28B IS BEGIN S = A + B 。 ENTITY REG28B IS PORT( LOAD : IN STD_LOGIC。 ARCHITECTURE behav OF REG28B IS BEGIN PROCESS(LOAD,DIN) BEGIN IF LOAD39。 END IF。 USE 。 S : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 29 )。 附錄 四 8 位寄存器設(shè)計(jì)（ VHDL） LIBRARY IEEE。 DOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。139。 END behav。 USE 。 END DATAROM。 init_file : STRING。 numwords_a : NATURAL。 widthad_a : NATURAL。 address_a: IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=ROM1, lpm_type = altsyncram, numwords_a = 256, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 8, width_a = 8, width_byteena_a = 1 ) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0 )。 USE 。 清零和初始化信號(hào) CL : IN STD_LOGIC。 由低電平變到高電平時(shí)指示脈寬計(jì)數(shù)結(jié)束 SEL : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 測(cè)頻或測(cè)脈寬控制 START : OUT STD_LOGIC。 標(biāo)準(zhǔn)頻率時(shí)鐘信號(hào) TCLK : IN STD_LOGIC。 31 附錄 六 波形數(shù)據(jù)表 附錄七 等精度頻率計(jì)設(shè)計(jì)（ VHDL） LIBRARY IEEE。 END COMPONENT。 width_byteena_a : NATURAL )。 outdata_aclr_a : STRING。 30 lpm_hint : STRING。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 inclock : IN STD_LOGIC 。 USE 。 END IF。 ARCHITECTURE behav OF REG8B IS BEGIN PROCESS(LOAD,DIN) BEGIN IF LOAD39。 ENTITY REG8B IS PORT( LOAD : IN STD_LOGIC。 ARCHITECTURE behav OF ADDER8B IS BEGIN S = A + B 。 ENTITY ADDER8B IS PORT( A : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END behav。139。 DOUT : OUT STD_LOGIC_VECTOR(27 DOWNTO 0) )。 附錄 二 28 位寄存器設(shè)計(jì)（ VHDL） LIBRARY IEEE。 S : OUT STD_LOGIC_VECTOR(27 DOWNTO 0) )。 USE 。 在此謹(jǐn)向 所有幫助過我的人 以最衷心的感謝。一個(gè)接一個(gè)問題的解決，讓我不僅在設(shè)計(jì)上有了信心，讓我在工作、學(xué)習(xí)和生活上也有了信心，因?yàn)檫@讓我明白了一個(gè)道理：堅(jiān)持到底就會(huì)勝利。但是通過這次論文設(shè)計(jì)和實(shí)物的制作，我們還是學(xué)習(xí)到了很多知識(shí)。通過查閱資料知 EP2C5T144C8N 可以內(nèi)嵌 51 單片機(jī)核，使用方便，能節(jié)省大量的片外資源。 5章分析可知，測(cè)頻和測(cè)相模塊是分開的兩個(gè)模塊。 從設(shè)計(jì)結(jié)果的指標(biāo)來看，本設(shè)計(jì)的 結(jié)果并沒有完全達(dá)到設(shè)計(jì)指標(biāo)要求， 通過分析， 本系統(tǒng)存在以下幾點(diǎn)不足：