【正文】 U TV C CCNL IN P U T 圖 43 等精度數(shù)字頻率計(jì)電路系統(tǒng)原理圖 利用 VHDL 設(shè)計(jì)的測(cè)頻模塊邏輯結(jié)構(gòu)如圖 43 所示，其中有關(guān)的接口信號(hào)規(guī)定如下： (1) TF()： TF=0 時(shí)等精度測(cè)頻； TF=1 時(shí)測(cè)脈寬。 (5) START()：當(dāng) TF=0 時(shí)，作為預(yù)置門(mén)閘，門(mén)寬可通過(guò)鍵盤(pán)由單片機(jī)控制， START=1 時(shí)預(yù)置門(mén)開(kāi)；當(dāng) TF=1 時(shí)， START 有第二功能，此時(shí)，當(dāng) START=0時(shí)測(cè)負(fù)脈寬，當(dāng) START=1 時(shí)測(cè)正脈寬。 17 TOP 模塊仿真 圖 44 TOP 仿真圖 測(cè)頻 \周期控制模塊 測(cè)頻 \周期控制原理 如圖 45 示，當(dāng) D 觸發(fā)器的輸入端 START 為高電平時(shí)，若 FIN 端來(lái)一個(gè)上升沿，則 Q 端變?yōu)楦唠娖?，?dǎo)通 FIN→ CLK1 和 FSD→ CLK2，同時(shí) EEND 被置為高電平作為標(biāo)志；當(dāng) D 觸發(fā)器的輸入端 START 為低電平時(shí)，若 FIN 端輸入一個(gè)脈沖上沿，則 FIN→ CLK1 與 FSD→ CLK2 的信號(hào)通道被切斷。被頻法較難實(shí)現(xiàn)。 (2) 由預(yù)置門(mén)控信號(hào)將 CONTRL 的 START 端置高電平，預(yù)置門(mén)開(kāi)始定時(shí)，此時(shí)由被測(cè)信號(hào)的上沿打開(kāi)計(jì)數(shù)器 CNT1 進(jìn)行計(jì)數(shù)，同時(shí)使標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器 CNT2。 h 0 3 39。脈沖邊沿被處理得非常陡峭，然后送入測(cè)量計(jì)數(shù)器進(jìn)行測(cè)量。 (4) 在被測(cè)脈沖的下沿到來(lái)時(shí)， CONTRL2的 PUL 端輸出低電平，計(jì)數(shù)器 CNT2被關(guān)斷。占空比的測(cè)量方法是通 過(guò)測(cè)量脈沖寬度記錄 CNT2 的計(jì)數(shù)值 N1，然后將輸入信號(hào)反相，再測(cè)量脈沖寬度，測(cè)得 CNT2 計(jì)數(shù)值 N2 則可以計(jì)算出占空比： 占空比 =N1/（ N1+N2） *% 脈沖測(cè)量模塊仿真 圖 415脈沖測(cè)量模塊仿真 占空比測(cè)量模塊 對(duì)于占空比 K 的測(cè)量，可以通過(guò)測(cè)量正反兩個(gè)脈寬的計(jì)數(shù)值來(lái)獲得。首先介紹了 頻率測(cè)量的一般 方法，著重介紹等精度測(cè)頻原理并進(jìn)行了誤差分析，利用等精度測(cè)量原理，通過(guò)FPGA 運(yùn)用 VHDL 編程，利用 FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列 )芯片設(shè)計(jì)了一個(gè) 8位數(shù)字式等精度頻率計(jì)，該頻率計(jì)的測(cè)量范圍為 120MHZ,利用 QUARTUS Ⅱ 集成開(kāi)發(fā)環(huán)境進(jìn)行編輯、綜合、波形仿真 ，仿真和實(shí)驗(yàn)結(jié)果表明，該頻率計(jì)有較高的實(shí)用性和可靠性，達(dá)到預(yù)期的結(jié)果。 USE 。 SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 END ENTITY DJDPLJ。 COMPONENT CONTRL IS 測(cè)頻、周期控制模塊例化 PORT(FIN, START, CLR, FSD: IN STD_LOGIC。 Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。 END COMPONENT CONTRL2。 SIGNAL INCLK: STD_LOG。 CLKOUT: OUT STD_LOGIC)。 COMPONENT CONTRL2 IS 測(cè)脈寬、占空比控制模塊例化 PORT(FIN, START, CLR: IN STD_LOGIC。 END COMPONENT CONTRL。 FOUT: OUT STD_LOGIC)。 EEND: OUT STD_LOGIC。 ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC。 本次畢業(yè)設(shè)計(jì)中，我除了對(duì)相關(guān)的專(zhuān)業(yè)知識(shí)以及相關(guān)的實(shí)驗(yàn)操作進(jìn)行了回顧，還有許多其他的收獲， 比如對(duì) VHDL 編程和 QUARTUS Ⅱ 集成開(kāi)發(fā)軟件的了解和使用上都有了巨大提高， 這次畢業(yè)設(shè)計(jì)不但讓我對(duì)本專(zhuān)業(yè)的相關(guān)基礎(chǔ)知識(shí)進(jìn)行了很好的復(fù)習(xí)，還對(duì)原由書(shū)本上的知識(shí)進(jìn)行了拓展和延伸，畢業(yè)設(shè)計(jì)不但鍛煉了我的動(dòng)手能力，也鍛煉了我處理問(wèn)題的能力，并且學(xué)會(huì)了許多新的知識(shí)。 圖 416計(jì)數(shù)部件模塊圖 A [ 3 1 . . 0 ]B [ 3 1 . . 0 ]O U T [ 3 1 . . 0 ]A D D E RD QP R EE N AC L RCLKCLRQ [ 3 1 . . 0 ]C N T [ 3 1 . . 0 ]A d d 03 2 39。 CONTRL2 子模塊的主要特點(diǎn)是：電路的設(shè)計(jì)保證了只有 CONTRL2 被初始化后才能工作，否則 PUL 輸出始終為零。 (2) 將 GATE 的 CNL 端置高電平，表示開(kāi)始脈沖寬度測(cè)量，這時(shí) CNT2 的輸入信號(hào)為 FSD。 h 0 3 39。 (4) 計(jì)數(shù)結(jié)束后， CONTRL 的 EEND 端將輸出低電平來(lái)指示測(cè)量計(jì)數(shù)結(jié)束，單片機(jī)得到此信號(hào)后，即可利用 ADRC()、 ADRB()、 ADRA()分別讀回CNT1 和 CNT2 的計(jì)數(shù)值，并根據(jù)等精度測(cè)量公式進(jìn)行運(yùn)算，計(jì)算出被測(cè)信號(hào)的頻率或周期值。設(shè)在 Tx 期間計(jì)數(shù)值為 N，可以根據(jù)以下公式來(lái)算得被測(cè)次你好周期： Tx=N*Ts 經(jīng)誤差分析，可得結(jié)論：用該測(cè)量法測(cè)量時(shí)，被測(cè)信號(hào)的頻率越高，測(cè)量越大。 （ 2）組合測(cè)頻法：是指在高頻時(shí)采用的直接測(cè)頻法，低頻時(shí)采用直接測(cè)量周期法測(cè)信號(hào)的周期，然后換算成頻率。 (6) EEND()：等精度測(cè)頻計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， EEND=0 時(shí)計(jì)數(shù)結(jié)束。 (3) ENDD()：脈寬計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， ENDD=1 計(jì)數(shù)結(jié)束。當(dāng) Tpr 秒后，預(yù)置門(mén)信號(hào)被單片機(jī)置為低電平，但此時(shí)兩個(gè)計(jì)數(shù)器仍沒(méi)有停止計(jì)數(shù)，一直等到隨后而至的唄測(cè)信號(hào)的上升沿到來(lái)時(shí)，才通過(guò) D觸發(fā)器將這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。測(cè)頻原理說(shuō)明如下： 測(cè)頻開(kāi)始前，首先發(fā)出一個(gè)清零信號(hào) CLR，使兩個(gè)計(jì)數(shù)器和 D 觸 發(fā)器置 0，同時(shí)通過(guò)信號(hào) ENA，禁止兩個(gè)計(jì)數(shù)器計(jì)數(shù)?？紤]到提高單片機(jī) I/O 口的利用率，降低編程復(fù)雜性，提高單片機(jī)標(biāo)準(zhǔn)頻率信號(hào)發(fā)生電路脈沖寬度測(cè)量電路脈沖信號(hào)處理電路占空比測(cè)量電路前置放大電路 波形整形電路控制與數(shù)據(jù)處理電路顯示電路穩(wěn)壓電源頻率、周期測(cè)量電路被測(cè)信號(hào)輸入預(yù)置門(mén)控信號(hào) 15 的計(jì)算速度以及降低數(shù)碼顯示器對(duì)主系統(tǒng)的干擾，可以采用串行靜態(tài)顯示方式。 （ 5）鍵盤(pán)模塊。用于控制 FPGA 的測(cè)頻操作和讀取測(cè)頻數(shù)據(jù)，并作出相應(yīng)數(shù)據(jù)處理。用于對(duì)待側(cè)信號(hào)進(jìn)行放大和整形，以便作為 PLD 器件的屬于信號(hào)。fs) (35) 由上式可以看出，測(cè)量頻率的相對(duì)誤差與被測(cè)信號(hào)頻率的大小無(wú)關(guān)，僅與閘門(mén)時(shí)間和標(biāo)準(zhǔn)信號(hào)頻率有關(guān)，即實(shí)現(xiàn)了整個(gè)測(cè)試頻段的等精度測(cè)量。標(biāo)準(zhǔn)信號(hào)的頻率為 fs，則被測(cè)信號(hào)的頻率如式 (32): fx=(Nx/Ns)當(dāng)預(yù)置門(mén)信號(hào)為低電平的時(shí)候，后而來(lái)的被測(cè)信號(hào)的上升沿將使兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉，所測(cè)得的頻率為(FS/NS)*Nx。 12 圖 等精度測(cè)頻原理波形圖 等精度測(cè)頻的實(shí)現(xiàn)方法可簡(jiǎn)化為圖 。在測(cè)量過(guò)程中，有兩個(gè)計(jì)數(shù)器分別對(duì)標(biāo)準(zhǔn)信號(hào)和 被測(cè)信號(hào)同時(shí)計(jì)數(shù)。 等精度 測(cè)頻原理 等精度測(cè)頻方法是在直接測(cè)頻方法的基礎(chǔ)上發(fā)展起來(lái)的。 方案三：采用等精度頻率測(cè)量法，測(cè)量精度保持恒定，不隨所測(cè)信號(hào)的變化而變化。1 個(gè)脈沖誤差 。1 個(gè)脈沖誤差，并且測(cè)試精度與計(jì)數(shù)器中記錄的數(shù)值有關(guān)，為了保證測(cè)試精度，測(cè)周期法僅適用于低頻信號(hào)的測(cè)量。位數(shù)越多，分辨率越高。并且從總體上介紹了設(shè)計(jì)方案的流程。 (3)增加了網(wǎng)絡(luò)編輯功能 QuartusII 支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，包括支持基于 Inter 的協(xié)作設(shè)計(jì)，與 Cadence、 ExemplarLogi、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA供應(yīng)商的開(kāi)發(fā)工具相兼容。 (1)繼承了 MAX+PLUSII 的優(yōu)點(diǎn) 圖形輸入依然形象，圖形符號(hào)與 MAX+PLUSII 一樣符合數(shù)字電路的特點(diǎn)，大 量 74 系列器件符號(hào)使能初學(xué)者在較短的時(shí)間里利用圖形編輯設(shè)計(jì)出需要的電路。 QuartusII 支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（元件 ） 進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的問(wèn)題。 此外， QuartusII 還包含許多十分有用的 LPM（ Library of Parameterized 9 Modules）模塊，它們 是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分，在 SOPC 設(shè)計(jì)中被大量使用，也可以與 QuartusII 普通設(shè)計(jì)文件一起使用。 Synthesis）、適配器（ Fitter）、裝配器（ Assembler）、時(shí)序分析器（ Timing Analyzer）、設(shè)計(jì)輔助模塊（ Design Assistant）、 EDA 網(wǎng)表文件生成器（ EDA Netlist Writer）、編輯數(shù)據(jù)接口（ Compiler Database Interface）等。同樣， QuartusII 具備仿真功能，同時(shí)也支持第 三方的仿真工具，如 ModelSim。它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。由于 VHDL 是一 個(gè)成熟的定義型語(yǔ)言，可以確保 ASIC 廠(chǎng)商交付優(yōu)良質(zhì)量的器件產(chǎn)品。另外， VHDL 語(yǔ)言的 語(yǔ)法比較規(guī)范，從而其可讀性比較好，給閱讀和使用都帶來(lái)了極大的好處。 (4)VHDL 語(yǔ)言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。 VHDL 語(yǔ)言能進(jìn)行系統(tǒng)級(jí)的硬件描述是它的 一個(gè)最突出的優(yōu)點(diǎn)。其范圍之廣是其它 HDL 語(yǔ)言所不能比擬的。 VHDL 和可編程邏輯器件的結(jié)合作為一種強(qiáng)有力的設(shè)計(jì)方式，將為設(shè)計(jì)者的產(chǎn)品上市帶來(lái)創(chuàng)紀(jì)錄的速度。與其它的 HDL 相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。此后，VHDL 在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn) HDL。 語(yǔ)言簡(jiǎn)介 VHDL 是超高速集成電路硬件描述語(yǔ)言的英文字頭縮寫(xiě)簡(jiǎn)稱(chēng)，其英文全名是VeryHigh Speed Integrated Circuit Hardware Description Language。 計(jì)與工藝技術(shù)無(wú)關(guān)。然后利用綜合器和適配器將此程序變成能控 制FPGA 和 CPLD 內(nèi)部結(jié)構(gòu)、并實(shí)現(xiàn)相應(yīng)邏輯功能的門(mén)級(jí)或更底層的結(jié)構(gòu)網(wǎng)表 文件和下載文件。該系統(tǒng)可以接受指定 的測(cè)試點(diǎn)，在 FPGA數(shù)組中可以直接觀(guān)測(cè) (就像軟件模擬中一樣 )，所以大大 提高了仿真的準(zhǔn)確性和效率 [9]。這種矛盾來(lái)自于 FPGA 本身的結(jié)構(gòu)局限性， 短期內(nèi)很難得到很好的解決。但在芯片利用率提高，或者芯片 I/O 引出端很多的情況下，微小的修改往往會(huì)降低芯片的布通率。同時(shí)，如果電路較大，需要經(jīng)過(guò)劃分才 能實(shí)現(xiàn)，由于引出端的延遲時(shí)間，更加大了延遲時(shí)間和時(shí)序偏移。 Optimization)，以得到易于實(shí)現(xiàn)的結(jié)果，因此，最終設(shè)計(jì)和原始設(shè)計(jì)之間在邏輯實(shí)現(xiàn)和時(shí)延方面具有一定的差異。利用它們可實(shí)現(xiàn)幾乎任何形式的數(shù)字電路 或數(shù)字系統(tǒng)的設(shè)計(jì)。美國(guó) TI 公司認(rèn)為，一個(gè) ASIC 80 %的功能可用 IP 芯核等現(xiàn)成邏輯合成。由于 FPGA 的集成規(guī) 模非常大，集成度可達(dá)數(shù)百萬(wàn)門(mén)。 (3).高可靠性。這種編程方式可輕易地實(shí)現(xiàn)紅外編程、超聲編程或無(wú)線(xiàn)編程，或通過(guò)電話(huà)線(xiàn)遠(yuǎn)程在線(xiàn)編程。 5 用 FPGA 進(jìn)行開(kāi)發(fā)的優(yōu)缺點(diǎn) 我們認(rèn)為，基于 EDA 技術(shù)的 FPGA 器件的開(kāi)發(fā)應(yīng)用可以從根本上解決 MCU 所遇到的問(wèn)題。用下載電纜編程的器件，只要先將器件裝焊在印刷電路板上，通過(guò) PC, SUN 工作站、 ATE(自動(dòng)測(cè)試儀 )或嵌入式微處理器系統(tǒng)，就能產(chǎn)生編程所用的標(biāo)準(zhǔn) 5V, 或 邏輯電平信號(hào)，也稱(chēng)為 ISP ( In System Programmable)方式編程，其調(diào)試和維修也很方便。 FPGA建立內(nèi)部可編程邏輯連接關(guān)系的編程技術(shù)有三種 :基于反熔絲技術(shù)的器件只允許對(duì)器件編程一次，編程后不能修改。 FPGA 簡(jiǎn)介 FPGA 是高密度現(xiàn)場(chǎng)可編程邏輯芯片，能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€(gè)單片集成電路中，其集成度已發(fā)展到現(xiàn)在的幾百萬(wàn)門(mén)。如果說(shuō) MCU 在邏輯的實(shí)現(xiàn)上是無(wú)限，那么 FPGA 不但包括了 MCU 這一特點(diǎn)，而且可以觸及硅片電路線(xiàn)度的物理極限，并兼有串、并行工作方式，高速、高可靠性以及寬口徑適用性等諸多 方面的特點(diǎn)。 4. 詳細(xì)介紹了等精度頻率計(jì)各個(gè)模塊的工作原理，實(shí)現(xiàn)及仿真結(jié)果。頻率信號(hào)抗干擾性強(qiáng)，易于傳輸，可以獲得較高的測(cè)量精度， 3 所以測(cè)量頻率的方法的研究越來(lái)越受的重視。在一個(gè)測(cè)量周期過(guò)程中，被測(cè)周期信號(hào)在輸入電路中經(jīng)過(guò)放大、整形、微分操作之后形成特定周期的窄脈沖，送到 主門(mén)的一個(gè)輸入端。在無(wú)線(xiàn)通訊測(cè)試中，頻率計(jì)既可以被用來(lái)對(duì)無(wú)線(xiàn)通訊基站的主時(shí)鐘進(jìn)行校準(zhǔn)，還可以被用來(lái)對(duì)無(wú)線(xiàn)電 臺(tái)的跳頻信號(hào)和頻率調(diào)制信號(hào)進(jìn)行分析。正是由于頻率計(jì)能夠快速準(zhǔn)確的捕捉到被測(cè)信號(hào)頻率的變化，因