【正文】 原理圖 過流模塊 VHDL 代碼： Library ieee 。 end process 。 否則控制量輸出低電平 ， 計數(shù)值加 1。 輸出高電平并計數(shù)值 加 1。 pwm=39。event and clk=39。 end entity pwm_bio_polor 。 clk:in std_logic 。 Use 。 圖 中， clk 為時鐘信號， finput 為反饋信號， qinput 為指令信號。 end process。 進行偏移量運算 。 如果反饋量小于指令信號，為保持正值，用指令值減反饋值 。 else cerror= 01111111 reg1(7 downto 0) 。 reg1 = finputqinput 。 if clk39。 即 20*128(01111111)/4096(111111111111)=。 begin jisuan:process( clk ) begin 此進程對 AD1674 輸出信號進行處理 。 architecture one of fankui1ctrl is signal reg1:std_logic_vector(11 downto 0)。 時鐘信號 。 指令信號 。 27 use 。 end one 。 三次輸入量做運算 ； end if 。 第一次輸入量保存 。 begin process( clk, reg3) begin if clk39。 architecture one of qiankuictrl is signal reg1:std_logic_vector(11 downto 0) 。 時鐘信號 。 Use 。 25 圖 AD1674 的時序仿真圖 前饋控制模塊時序仿真圖 in p u t[1 1 ..0 ]c lko u tp u t[7 ..0 ]q ia n k u ic trlin s t 圖 前饋控制模塊電路器件圖 圖 為 軟件設計中 前饋控制模塊的 電路器件圖 。 數(shù)據(jù)輸出 。event then reg1 = D 。 output:process( lock ) 數(shù)據(jù)鎖存器進程 。 then current_state = next_state 。 con:process( clk ) 時序進程 。 when others = next_state = st0 。 clkn=39。 rc=39。 when st4= cs =39。 clkn=39。 rc=39。 when st3= cs =39。1 39。 clkn=39。 rc=39。 when st2= cs =39。 clkn=39。 rc=39。 when st1 = cs =39。 clkn=39。 rc=39。 begin case current_state is when st0= cs =39。1 39。 狀態(tài)轉換及信號控制過程 。 鎖存數(shù)據(jù)輸出 。 內部鎖存信號 LOCK 的測試端 。 狀態(tài)機時鐘 。 D [11 ..0]c lks tat usc lk ncsa0rck 12 x 8q[ 11 ..0]AD 16 74in s t 圖 AD1674 控制模塊電路器件圖 AD1674 的 VHDL 代碼 ： library ieee 。 圖 ADC0809 的控制仿真波形圖 22 AD1674 控制模塊 FPGA 中使用的是 Moore 型有限狀態(tài)機，產生的時序來控制 AD1674 的模數(shù)轉換，以此來完成對位置跟前饋量的同步采樣。 先輸入 地址 且 使 ale=1， 這時 將地址存入地址鎖存器中 ，這個地址 譯碼選通 8路模擬輸入 中的一個 到比較器 ， START 為 上升沿將逐次逼近寄存器復位 ；為 下降沿 時 啟動 A/D 轉換，之后 eoc輸出信號變低， 這時 轉換正在進行 ； 直到 A/D 轉換完成 后 ， EOC變?yōu)楦唠娖?A/D 轉換結束，結果數(shù)據(jù)存入鎖存器， 且 這個信號可用作中斷申請 ， 當 OE輸入 為 高電平 時 輸出三態(tài)門打開 。 end if。1 39。 end if。event and clk=39。 其他狀態(tài)返回初始狀態(tài)； end case 。039。039。 next_state = st0 。 lock=39。 start=39。139。1 39。039。 then next_state = st4 。 clkn=39。 oe=39。 when st4=ale=39。139。 。 oe=39。 when st3= ale =39。039。 oe=39。 when st2= ale =39。 。039。 start=39。039。 lock=39。 。 轉換后數(shù)據(jù)輸出鎖存時鐘信號 ； begin pro : process( current_state , eoc) 狀態(tài)轉換及信號控制進程 ； begin case current_state is when st0=ale=39。 architecture one of adc0809ctrl is type states is (st0,st1,st2,st3,st4,st5,st6)。 狀態(tài)機時鐘和狀態(tài)信號 ； ale,start,oe:out std_logic。 D [7. .0]clkeocalestartoeclk nq[ 7. .0]ad c08 09 ctrlinst 圖 ADC0809 控制模塊電路器件圖 ADC0809 代碼 : library ieee。 圖 系統(tǒng)的整體軟件設計原理圖 19 軟件系統(tǒng)主要控制模塊 在 FPGA 中，采用 VHDL 語言進行編程。它支持一個工作組環(huán)境下的設計要求。 Quartus II 的特點 它具有友好的用戶界面，便捷的使用方式，強大的功能，是一個完全集成化的可編程邏輯的設計環(huán)境，是一款先進的 EDA 工具軟件。這些模塊可以 是 預先設計 好的，也可以 使用以前設計中的模塊，將這些 常用的 模塊存放在庫中，就可以在以后的設計中進行 重復使用 。 (3) VHDL 語言有強大的可移植能力 它 的 可 移植 性 主要體現(xiàn)在： 對于 具有 同一個硬件電路 系統(tǒng)而言 ，它 的相同部分的代碼 可以從一個模擬器移到另一個上、從一個綜合器移到另一個上或從一個工作平臺移到另一個上去執(zhí)行。 它的 設計方法靈活多變 ，既支持 由 頂向下的設計 模式 ，也支持 由 底向上的設計 模式，同時并兼 模塊化 及 層次化設計方法。 PWM2 +5 PWM1 R12 390 R11 390 R10 390 R9 390 8 7 6 5 2 3 4 1 8 7 6 5 1 2 3 4 8 7 6 5 1 2 3 4 8 7 6 5 1 2 3 4 330 R6 PWM4 PWM3 Nc Vcc LED+ EN LED OUT NC GND Nc Vcc LED+ EN LED OUT NC GND Nc Vcc LED+ EN LED OUT NC GND 330 R6 330 R6 330 R6 Nc Vcc LED+ EN LED OUT NC GND 圖 隔離電路原理圖 15 第五章 系統(tǒng)軟件設計原理 VHDL 語言 的 簡介 VHDL 的全稱 它的全稱 (VeryHighSpeed Integrated Circuit Hardware Description Language)始 于 1982 年 。 本設計使用光耦 6N173 實現(xiàn)隔離作用。它采用可重構的 CMOS SRAM 工藝，在其中把連續(xù)的快速通道互相連接與獨特的 嵌入式相結合。 當其中 的一組 MOSFET 工作時，另一組 MOSFET 截止。 硬件電路結構 伺服電機的硬件電路主要由 FPGA 控制器，驅動電路，數(shù)據(jù)采集電路，過流保護電路以及隔離電路等模塊組成，并且各個模塊在 FPGA(現(xiàn)場可編程門陣列 )的一致控制下協(xié)調的工作。 第二個輸入：位移誤差變化量 設定量化論域 EC={1,0,1}， EC 模糊語言子集取 {N (負 )、 ZE (零 )、 P(正 )}。參數(shù)自整定模糊控制器是利用 E， Ec， PWM 控制信號的各自的系數(shù) Ke， Kec， Kw，這三個系數(shù)對系統(tǒng)的性能影響不同。無論被控對象是 線 性 還是非線性的，模糊控制器都能對其 執(zhí)行有效 的 控制， 它 具有很好的適應性 和魯棒性 。 采用微處理器，需要引入數(shù)字 PI 控制規(guī)律進行控制，即是用一系列采樣的時刻點 KT代表連續(xù)的時間 T，以矩形法進行數(shù)值積分近似代替積分環(huán)節(jié)，即可得其離散 PID表達式： ()fuk? pk ( ()error k ?1TT0 ()kj error j??) () ? ()pk errork ?0 ()ki jK error j T??。 PI 算法原理 P(比例環(huán)節(jié) )：按一定比例系數(shù)來反應控制系統(tǒng)所產生的偏差信號，其中一旦有偏差產生，控制器就會產生控制的作用，以此來減小偏差的大小。 () 二次偏差 ： 2()rk? = ()rk? ? ( 1)rk??。 三環(huán)相互結合 ，保證了系統(tǒng)的靜態(tài)精度和動態(tài)特性，使系統(tǒng)的工作狀態(tài)平穩(wěn)而可靠。 0U = 1120StUtt?? = 1 StUT = SaU () 式 ： 0U 為電動機電樞繞組兩端的平均電壓； a 為占空比 。這種 驅動 方式的優(yōu)點是 ：控制原理 較為 簡單，輸出波動 較 小，線性 比較 好，對鄰近 的 電路干擾不大 ； 但是 存在的問題是 功率器件在線性區(qū)工作時 會 將 大部分電功率用在 器件所 產生 的 熱量，散熱以及效率 等問題 較為 嚴重，因此這種 驅動 方式只用于 對 那些較小 功率直流電機的驅動。電壓 及 電流源是以一種 以 通或斷的重復脈沖序列 的方式 被 加到模擬負載上去的 ， 當狀態(tài)為 通的時候直流供電被加到負載上 ，斷的時候 直流 供電被斷開。這種技術被廣泛的應用的很多不同的行業(yè)，比如：通信方面，功率控制及功率變換等 。 從 50 年的硅 晶閘管問世以來， 60 年代的可關斷晶閘管 GTO 到 70 年代中期的功率MOSFET 問世，再到 80 年代的絕緣柵雙極型晶體管 IGBT 的問世，功率半導體器件可謂發(fā)展飛速。 隨著時代的發(fā)展，傳統(tǒng)的 8 位單片機由于內部結構等條件的制約，在實現(xiàn)先進的電機控制理論時遇到了困難。實際上電機從簡單的提供動力的裝置，發(fā)展成為對速度，轉矩，位置等方面進行精確的控制。 伺服系統(tǒng)的發(fā)展趨勢 伺服系統(tǒng)的發(fā)展趨勢即向大功率，高速度，高精度的方向進行發(fā)展。 Hardware circuit adopts high power MOSFET tube drivers made of a unipolar reversible H bridge circuit, drive circuit and using PWM way. Design the previous, feedback posite algorithm, the use of VHDL language programming. Design USES threeloop control principle, not only the position loop, speed l