【正文】 ，電機(jī)作為一種機(jī)械能與電能轉(zhuǎn)換的裝置，它已經(jīng)被廣泛的應(yīng)用與各個領(lǐng)域中。因此現(xiàn)在的電機(jī)控制技術(shù)已經(jīng)離不開功率器件以及電機(jī)控制器的發(fā)展。以此降低了功耗，提高了可靠性。 (2) 可嚴(yán)格控制死區(qū)時間。 它是一種對模擬電平信號進(jìn)行數(shù) 字式編碼的方式， 通過使用高分辨率的計數(shù)器，方波的占空比被調(diào)制，用來對一個具體的模擬的電平信號進(jìn)行編碼。 在對直流電動機(jī) 的 電樞電壓控制 及 驅(qū)動中， 在 對半導(dǎo)體功率器件的使用上可分為兩種方式 ： (1)線性放大驅(qū)動方式 ； (2)開 關(guān)驅(qū)動方式。 7 PWM 控制原理圖 PWM 輸入輸出電壓圖 在 圖 中，當(dāng) MOSFET 的柵極的輸入電壓為高電平時， MOSFET 導(dǎo)通 。 控制原理 控制系統(tǒng)采用三環(huán)控制原理，即由位置環(huán)，速度環(huán)，電流環(huán)構(gòu)成。 根據(jù)不變性的原理特點(diǎn)可得 下式 ： ()qus? 22drdtecKK? ? 1ecKKdrdt () 將 式 ，差分方程： ()qut? 1 ()k rk? ? 22 ()k r k? 。 2K ? 2/ ( )ecK K T? ? 。 PI 的控制規(guī)律： ()ut ? pK ( ()pK errort ?11T0( ( ) )t error t dt? ) 。 10 模糊算法原理 經(jīng)典模糊控制 是 由模糊控制器和控制對象組成。指的是星號的差值跟差值的變化率這兩個來作為模糊控制的輸入量，單輸出這是 PWM 波的控制信號。 當(dāng)誤差大時， Ke 占的比重就大些，能夠快速的消除誤差；當(dāng)誤差小時， Kec 占的比重就大，能夠減小超調(diào)盡快的實(shí)現(xiàn)系統(tǒng)穩(wěn)定；而 Kw 則類似于系統(tǒng)的中的放大倍數(shù)，通過調(diào)節(jié)這三個系數(shù)來優(yōu)化系統(tǒng)。 11 (2)：模糊控制規(guī)則 表：模糊控制規(guī)則 E Ec NB NM NS ZE PS PM PB N NB NB NM NS ZE PM PB ZE NB NB NS ZE PS PB PB P NB NM ZE PS PM PB PB (3)： 模糊控制表的編制 1),求總的模糊關(guān)系 2),制備模糊編制表 (4)： 模糊量跟確定量之間的轉(zhuǎn)換 要對系統(tǒng)實(shí)現(xiàn)有效的控制就需要有個準(zhǔn)確的清晰量，這 個 時候就需要對模糊量進(jìn)行去模糊化的操作。 驅(qū)動電路 在本設(shè)計中驅(qū)動電路采用的是單極可逆式驅(qū)動電路并有 MOSFET 構(gòu)成 H 橋來控制電機(jī)的正反轉(zhuǎn)。 FPGA 控制電路 本設(shè)計中采用的是 EPF10K10LC844，它是 ALTERA 公司的 FLEX10K 系列中的一種。 在 FLEX10K 系列器件中，主要是由邏輯陣塊，嵌入式陣塊， I/O 單元及快速通道互連這四個部分構(gòu)成的。 14 調(diào)理電路模塊 在 PWM波加到驅(qū)動電路上時，需要對其進(jìn)行調(diào)整，即需要調(diào)理電路來進(jìn)行調(diào)整，來使它適合后面的驅(qū)動電路的要求。同時，它還有多層次電路設(shè)計 及電路 描述功能。它還 支持慣性 及 傳輸延遲，這樣 能 準(zhǔn)確 地建立硬件電路的模型。 (5) VHDL 語言程序便于復(fù)用與共享 16 它是 基于庫 library 的設(shè)計方法 ， 在設(shè)計 時 設(shè)計人員可以建立 多個 可 重復(fù) 利用的模塊 。 Quartus II 簡介 它 是 Altera 公司 的綜合性 PLD 開發(fā) 軟件，它 支持原理圖 ， VHDL， VerilogHDL 及 AHDL等多種設(shè)計輸入形式， 自帶 綜合器 和時序 仿真器 。 Quartus II 對第三方 EDA工具的支持 它對第三方 EDA工具的支持能更便于用戶在設(shè)計時使用自己熟悉的第三方 EDA 工具。增加了 FastFit 編輯選項，推進(jìn)了網(wǎng)絡(luò)的編輯性能并且提升了調(diào)試能力 。 ADC0809 控制模塊 FPGA 中使用的是一種 Moore 型的有限狀態(tài)機(jī)，產(chǎn)生時序?qū)?ADC0809 的模數(shù)裝換進(jìn)行控制，以此來完成對電流量的采樣。 entity adc0809ctrl is port(D:in std_logic_vector(7 downto 0)。 內(nèi)部鎖存信號 LOCK 的測試端 ； q:out std_logic_vector(7 downto 0))。 狀態(tài)機(jī)轉(zhuǎn)換及信號控制進(jìn)程 ； signal reg1:std_logic_vector(7 downto 0)。 start=39。039。 。 初始化； when st1=ale=39。 。 lock=39。039。 start=39。 。039。 start=39。 lock=39。039。 EOC=1 表示轉(zhuǎn)換結(jié)束 ； else next_state = st4 。 start=39。 lock=39。 if eoc=39。 end if 。0 39。0 39。 when st6= ale =39。 oe=39。 clkn=39。039。039。039。 con:process( clk ) 時序進(jìn)程 。 then current_state = next_state 。 由信號 current_state 將當(dāng)前狀態(tài)值帶出此進(jìn)程 output:process( lock ) 數(shù)據(jù)鎖存器進(jìn)程 。event then reg1 = D。 q = reg1。 圖 D為 8位輸入信號， q為 8為輸出信號。 圖 AD1674 的控制流程圖。 entity AD1674 is 是 否 開始 對 AD1674 初始化 開片選并啟動 12位轉(zhuǎn)換 是否轉(zhuǎn)化完畢 數(shù)據(jù)鎖存 數(shù)據(jù)輸出 圖 AD1674 的控制流程圖 23 port( D:in std_logic_vector(11 downto 0)。 AD1674 狀態(tài)信號 。 AD1674 控制信號 。 architecture one of AD1674 is type states is(st0,st1,st2,st3,st4) 。 signal lock:std_logic 。clkn =lock。 a0=39。 lock=39。 初始化 。 a0=39。 lock=39。 啟動 12 位轉(zhuǎn)換 。 a0=39。 lock=39。 等待轉(zhuǎn)換 。 else next_state = st3 。 a0=39。 lock=39。 12位并行輸出有效 。 a0=39。 lock=39。 鎖存數(shù)據(jù) 。 end case 。event and clk=39。 end if 。1 39。 end process output 。 在 q 寬度為 1us 的低電平脈沖使 rc 的轉(zhuǎn)換有效， a0 及 cs 可在 AD 轉(zhuǎn)換前有效，當(dāng)讀取轉(zhuǎn)換后數(shù)據(jù) AD 的使能信號啟動數(shù)據(jù)讀，這時 rc=1 即 rc 有效開始 12 位數(shù)據(jù)讀取，當(dāng) a0=0 的時候讀取高八位，當(dāng) a0=1 的時候讀取低四位，讀取完后 a0=0，這時準(zhǔn)備下一次的 AD 轉(zhuǎn)換。 Use 。 輸入信號 。 輸出信號 。 26 signal reg3:std_logic_vector(11 downto 0) 。139。 第二次輸入量保存 。 輸出 。 圖 前饋控制仿真圖 反饋控制模塊的時序仿真圖 f in pu t[11 ..0]qi np ut [11 ..0]c lkc er ro r[ 7. .0]f an k ui 1c trlin s t 圖 反饋控制模塊電路器件圖 圖 為 軟件設(shè)計中 反饋控制模塊電路器件圖 。 use 。 反饋信號 。 反饋控制輸出量 。 signal reg2:std_logic_vector(11 downto 0) 。 輸入輸出對應(yīng)關(guān)系 [100V— 10V] [00H80HFFH]。 否者，采用模糊思想，進(jìn)行歸類是電機(jī)全速轉(zhuǎn)動 。1 39。 if reg1 = 01111111 then cerror = 00000000 。 28 end if 。 如果溢出則進(jìn)行歸類 。 end if 。 PI 控制模塊采用積分分離式 PI 算法來避免積分飽和現(xiàn)象，并且參數(shù)可調(diào)。 圖 PWM 波生成模塊 的流程圖 圖 為系統(tǒng)中 PWM 波生成模塊電路原理圖 。 Entity pwm_bio_polor is port(ctrl:in std_logic_vector(7 downto 0) 。 pwm:out std_logic ) 。 計時變量 。 then if t=11111111 then t:= 00000000 。 。0 39。 end if。 31 通過單路可逆控制信號，來控制電機(jī)的正反轉(zhuǎn) 。 Use 。 使能信號 ； ctrl_out:out std_logic_vector(7 downto 0))。1 39。 end if ； end process。 Use 。 architecture one of fenpin_pwm is signal fout1:std_logic 。 end if ； end process 。 use 。 輸 出 頻 率 信 號500KHz； end entity fenpin_adc0809 。 count := 0 。 end process 。 VHDL 代碼： library ieee。 begin q_k1=39。039。139。f_k； process(clk,aa) begin if clk39。amp。 use ； entity add_qian_fan is port(q_k:in std_logic_vector(7 downto 0)； 前饋環(huán)節(jié)輸出； f_k: in std_logic_vector(7 downto 0)。 end one 。 end if 。 begin process( clk ) variable count:integer range 0 to 19 。 entity fenpin_adc0809 is port(clk:in std_logic 。 fenpin_adc0809模塊代碼： 圖 為軟件設(shè)計中 fenpin_adc0809 模塊電路原理圖 。 begin if clk’ event and clk=’ 1’ then 33 if count = 999 then fout1 = not fout1； count := 0 。 時鐘信號 20MHz； fout:out std_logic ) 。 兩 個分頻模塊的 VHDL 代碼： 圖 為軟件設(shè)計中 fenpin_pwm 模塊電路原理圖 。 else en = ’ 1’ 。 architecture one of oc_ctrl is begin process(c0809i , posi ) begin if c0809i = ” 01001101 ” and c0809i=” 10110100 ” then 32 ctrl_out = posi 。 posi :in std_logic_vector(7 downto 0)。 c 08 09 i[ 7. .0]po s i[ 7. .0]enc trl _o ut [7. .0]oc _c trlin s t 圖 過流模塊電路