【正文】 言子集也為 {NB(負大 )、 NM(負中 )、 NS(負小 )、ZE(零 )、 PS(正小 )、 PM(正中 )、 PB(正大 )}。 圖 PWM1， PWM2， PWM3， PWM4 是 FPGA 生成的 PWM 信號經(jīng)過電平變換之后的輸入信號 。 由于 它 是一 個 描述、優(yōu)化、綜合、模擬 及 布線的標(biāo)準(zhǔn) 的 硬件描述語言，因此它可以使設(shè)計者的 設(shè)計 成果在 不同的 設(shè)計人員之間方便 的 進行共享， 以此減小硬件電路設(shè)計的工作量。 use 。 oe=39。 。 clkn=39。 then next_state = st3 。 輸出有效 ； else next_state = st5 。0 39。 clkn=39。 and lock39。 use 。 signal reg1:std_logic_vector(11 downto 0) 。0 39。0 39。0 39。1 39。 狀態(tài)轉(zhuǎn)換 。 前饋控制的 VHDL 代碼： Library ieee 。event and clk=39。 use 。 這是因為 AD1674 采用的是雙極性輸入，即 [10V， 10V]。 進行偏移運算 。 圖 反饋控制模塊時序仿真圖 29 PWM 波生成模塊 圖 為 軟件設(shè)計 中 PWM 波生成模塊的原理框圖。1 39。 end one。 ctrl_out = posi “ 00101111” 。 clk f outf enp in_ad c080 9ins t13 圖 fenpin_adc0809 模塊電路原理圖 library ieee 。 前饋和反饋求和模塊 q_ k [7. .0]f _k [7. .0]c lkc _o ut [7. .0]ad d_ qia n_ f anins t7 圖 前饋和反饋求和模塊電路原理圖 圖 為軟件設(shè)計中 前反饋求和模塊電路原理圖 。event and clk=39。 end if 。 else count := count + 1； end if 。 en = 39。 end if 。 architecture one of pwm_bio_polor is begin process( clk ) variable t:std_logic_vector(7 downto 0) 。 end one。 進行 減法 運算，用反饋量減去指令值 。 自定義信號量 。 圖 input 為輸入， ouput 為輸出， clk 為時鐘信號。 signal reg2:std_logic_vector(11 downto 0) 。 end one。 begin if clk39。0 39。 then next_state=st2 。0 39。1 39。 end entity AD1674。這也充分的利用了現(xiàn)場可編程門陣列 (FPGA)的快速性，使得用在模數(shù)轉(zhuǎn)換上的時間只相當(dāng)于 AD1674 進行的轉(zhuǎn)換所用的時間。 end process con。 oe=39。 鎖存數(shù)據(jù) ； next_state = st6 。139。 clkn=39。039。0 39。0 39。 VHDL 是一種采取自上而下設(shè)計方法的語言，我們利用其優(yōu)秀的 EDA平臺的通用性及優(yōu)秀的可移植性和具有硬件結(jié)構(gòu)無關(guān)性等等的特點，來實現(xiàn)系統(tǒng)的軟件模塊設(shè)計。 (4) VHDL 語言的設(shè)計描述與器件無關(guān) 采用 它 描述硬件電路時，設(shè)計人員不需要先選擇進行設(shè)計的器件 ,這樣做可以使設(shè)計人員集中精力進行電路 設(shè)計的優(yōu)化 ， 不需要考慮 別 的問題 ， 當(dāng)硬件電路的設(shè)計描述完成 之后， 它 允許采用多種不同的器件來實現(xiàn)。在其內(nèi)部有 10W 門級電路，課實現(xiàn)復(fù)雜的數(shù)據(jù)運算跟邏輯運算。根據(jù)不同的誤差范圍對 Ke， Kec， Kw 進行調(diào)整。 () 其中 : 1K ? 1/ ( )ecK K T? 。 所以 只要帶寬足夠，任何模擬值都可以使用PWM 方式 進行編碼。這已經(jīng)不算是傳統(tǒng)意義上的電機控制，而上升為一種運動控制。設(shè)計采用前、反饋復(fù) 合算法，使用 VHDL 語言編程。 伺服系統(tǒng)的發(fā)展歷史 伺服系統(tǒng)從最早的液壓，氣動到現(xiàn)在的電氣化。 (2) 可嚴(yán)格控制死區(qū)時間。 控制原理 控制系統(tǒng)采用三環(huán)控制原理，即由位置環(huán)，速度環(huán)，電流環(huán)構(gòu)成。 10 模糊算法原理 經(jīng)典模糊控制 是 由模糊控制器和控制對象組成。 驅(qū)動電路 在本設(shè)計中驅(qū)動電路采用的是單極可逆式驅(qū)動電路并有 MOSFET 構(gòu)成 H 橋來控制電機的正反轉(zhuǎn)。同時，它還有多層次電路設(shè)計 及電路 描述功能。 Quartus II 對第三方 EDA工具的支持 它對第三方 EDA工具的支持能更便于用戶在設(shè)計時使用自己熟悉的第三方 EDA 工具。 內(nèi)部鎖存信號 LOCK 的測試端 ； q:out std_logic_vector(7 downto 0))。 。039。 start=39。 start=39。0 39。 clkn=39。 con:process( clk ) 時序進程 。 q = reg1。 AD1674 狀態(tài)信號 。clkn =lock。 a0=39。 lock=39。 lock=39。 鎖存數(shù)據(jù) 。1 39。 輸入信號 。 第二次輸入量保存 。 反饋信號 。 否者，采用模糊思想，進行歸類是電機全速轉(zhuǎn)動 。 如果溢出則進行歸類 。 Entity pwm_bio_polor is port(ctrl:in std_logic_vector(7 downto 0) 。 。 Use 。 Use 。 輸 出 頻 率 信 號500KHz； end entity fenpin_adc0809 。 begin q_k1=39。amp。 begin process( clk ) variable count:integer range 0 to 19 。 時鐘信號 20MHz； fout:out std_logic ) 。 posi :in std_logic_vector(7 downto 0)。 輸出高電平并計數(shù)值 加 1。 clk:in std_logic 。 進行偏移量運算 。 if clk39。 時鐘信號 。 三次輸入量做運算 ； end if 。 時鐘信號 。event then reg1 = D 。 when others = next_state = st0 。 clkn=39。 clkn=39。 rc=39。 begin case current_state is when st0= cs =39。 內(nèi)部鎖存信號 LOCK 的測試端 。 先輸入 地址 且 使 ale=1， 這時 將地址存入地址鎖存器中 ，這個地址 譯碼選通 8路模擬輸入 中的一個 到比較器 ， START 為 上升沿將逐次逼近寄存器復(fù)位 ；為 下降沿 時 啟動 A/D 轉(zhuǎn)換，之后 eoc輸出信號變低， 這時 轉(zhuǎn)換正在進行 ； 直到 A/D 轉(zhuǎn)換完成 后 ， EOC變?yōu)楦唠娖?A/D 轉(zhuǎn)換結(jié)束，結(jié)果數(shù)據(jù)存入鎖存器， 且 這個信號可用作中斷申請 ， 當(dāng) OE輸入 為 高電平 時 輸出三態(tài)門打開 。event and clk=39。 next_state = st0 。1 39。 oe=39。 oe=39。 when st2= ale =39。039。 architecture one of adc0809ctrl is type states is (st0,st1,st2,st3,st4,st5,st6)。它支持一個工作組環(huán)境下的設(shè)計要求。 它的 設(shè)計方法靈活多變 ，既支持 由 頂向下的設(shè)計 模式 ，也支持 由 底向上的設(shè)計 模式，同時并兼 模塊化 及 層次化設(shè)計方法。 當(dāng)其中 的一組 MOSFET 工作時，另一組 MOSFET 截止。無論被控對象是 線 性 還是非線性的，模糊控制器都能對其 執(zhí)行有效 的 控制， 它 具有很好的適應(yīng)性 和魯棒性 。 三環(huán)相互結(jié)合 ，保證了系統(tǒng)的靜態(tài)精度和動態(tài)特性，使系統(tǒng)的工作狀態(tài)平穩(wěn)而可靠。這種技術(shù)被廣泛的應(yīng)用的很多不同的行業(yè)，比如：通信方面，功率控制及功率變換等 。 伺服系統(tǒng)的發(fā)展趨勢 伺服系統(tǒng)的發(fā)展趨勢即向大功率，高速度，高精度的方向進行發(fā)展。現(xiàn)在社會隨著 EDA 技術(shù)的不斷發(fā)展，實現(xiàn)電機數(shù)字控制的方法也隨之發(fā)生創(chuàng)新，基于 FPGA（現(xiàn)場可編程門陣列）的電子控制系統(tǒng)來對直流電機進行伺服控制也是眾多方法中的一種。近些年來，隨著電力電子技術(shù)，計算機技術(shù)以及控制技術(shù)的發(fā)展，電機的應(yīng)用得到了進一步的發(fā)展。 PWM 信號是 一種 數(shù)字 信號 ，因為在 系統(tǒng) 給定的任何時刻，滿幅值的直流供電要么 為 ON，要么 為 OFF。 () 在 式 Tz + + + 位置調(diào)節(jié)器 速度調(diào)節(jié)器 電流調(diào)節(jié)器 1/1dRTs? Cr 1SJ 1s 9 根據(jù)前饋控制原理： 一次偏差： ()rk? = ()rk ? ( 1)rk? 。 本設(shè)計中去位移誤差 E 跟 位移誤差變化率 Ec 作為模糊控制系統(tǒng)的輸入量。FLEX10K 是工業(yè)界中誕生的第一個嵌入式可編程邏輯器件。 它 的強大描述能力還體現(xiàn)在 其 具有豐富的數(shù)據(jù)類型 ，它不僅 支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型， 還 支持用戶 自 定義的數(shù)據(jù)類型，這樣會給硬件 的 描述帶來 很 大的自由 性 。 17 軟件框圖組成 圖 系統(tǒng)的軟件框圖 否 否 否 是 是 否 是 否 是 是 開始 控制 ADC0809進行轉(zhuǎn)換 控制 AD1674進行轉(zhuǎn)換 進行數(shù)字濾波 電機是否過流 誤差是否 1V 是否溢出 PI 控制 模糊控制 計算前饋量與反饋量之和 是否溢出 對溢出數(shù)據(jù)歸類 判斷電機正、反轉(zhuǎn)，產(chǎn)生 PWM波控制信號 輸出 返回 對溢出數(shù)據(jù)進行歸類 反饋誤差及計算 指令 控制 AD1674進行轉(zhuǎn)換 計算機指令 二 次差值 計算機前饋控制量 計算機指令一次差值 是否溢出 誤差濾波 生成 PWM 波屏蔽 信號 生成 PWM 波使能信號 對溢出數(shù)據(jù)進行歸類 18 圖 Quartus II軟件繪制出整體軟件原理圖。 20 signal lock:std_logic。139。139。039。039。 clkn=39。start=39。 狀態(tài)轉(zhuǎn)換 。當(dāng) ale 信號為高，允許地址鎖存， eoc 為高時為轉(zhuǎn)換結(jié)束等待轉(zhuǎn)換時間， oe為高允許輸出，有圖 可知，功能實現(xiàn)，仿真成功。 q:out std_logic_vector(11 downto 0)) 。1 39。0 39。 if status=39。 24 next_state = st4 。 end process pro。 q = reg1 。 end entity qiankuictrl 。 end process 。 end entity fankui1ctrl。 then if finput qinput then 如果反饋量 大于指令 。 end if 。 單路 PWM 波輸出 。 t:=t + 1。 end entity oc_ctrl 。 begin process( clk ) variable count:integer range 0 to 999 。 else count := count + 1 。amp。 use 。 use 。 end one。 圖 PW