【文章內(nèi)容簡介】 的實現(xiàn)步驟： (1)：對輸入和輸出值進行分配 第一個輸入： 位置誤差 E 設(shè)定量化論域 E={10, ? ? ,10}，模糊語言子集 E 為 {NB(負(fù)大 )、 NM(負(fù)中 )、 NS(負(fù)小 )、ZE(零 )、 PS(正小 )、 PM(正中 )、 PB(正大 )}。 第二個輸入：位移誤差變化量 設(shè)定量化論域 EC={1,0,1}， EC 模糊語言子集取 {N (負(fù) )、 ZE (零 )、 P(正 )}。 輸出： PWM 波控制信號 設(shè)定量化論域 U={10, ? ? ,10}，模糊語言子集也為 {NB(負(fù)大 )、 NM(負(fù)中 )、 NS(負(fù)小 )、ZE(零 )、 PS(正小 )、 PM(正中 )、 PB(正大 )}。 11 (2)：模糊控制規(guī)則 表：模糊控制規(guī)則 E Ec NB NM NS ZE PS PM PB N NB NB NM NS ZE PM PB ZE NB NB NS ZE PS PB PB P NB NM ZE PS PM PB PB (3)： 模糊控制表的編制 1),求總的模糊關(guān)系 2),制備模糊編制表 (4)： 模糊量跟確定量之間的轉(zhuǎn)換 要對系統(tǒng)實現(xiàn)有效的控制就需要有個準(zhǔn)確的清晰量，這 個 時候就需要對模糊量進行去模糊化的操作。 12 第四章 系統(tǒng)硬件 結(jié)構(gòu)概況 因為本設(shè)計對硬件電路設(shè)計要求 比較低 ，主要做軟件功能實現(xiàn)及時序仿真，所以在此附上 少量的硬件電路設(shè)計模塊來加強對系統(tǒng)的了解。 硬件電路結(jié)構(gòu) 伺服電機的硬件電路主要由 FPGA 控制器，驅(qū)動電路，數(shù)據(jù)采集電路，過流保護電路以及隔離電路等模塊組成，并且各個模塊在 FPGA(現(xiàn)場可編程門陣列 )的一致控制下協(xié)調(diào)的工作。 圖 為 整個硬件系統(tǒng)的結(jié)構(gòu)圖 。 驅(qū)動電路 在本設(shè)計中驅(qū)動電路采用的是單極可逆式驅(qū)動電路并有 MOSFET 構(gòu)成 H 橋來控制電機的正反轉(zhuǎn)。 FPGA 指令信號 指令信號 數(shù)據(jù)采集 器 AD1674 AD1674 ADC0809 系統(tǒng)控制器 隔離電路 驅(qū)動電路 執(zhí)行機構(gòu) 被控對象 位置檢測傳感器 電流檢測傳感器 圖 整個硬件系統(tǒng)的結(jié)構(gòu)圖 13 此中采用單極受限式的 PWM 波控制兩組 NMOS 跟 PMOS 互補電路來驅(qū)動直流電機 并分別驅(qū)動電機的正和反轉(zhuǎn)。 當(dāng)其中 的一組 MOSFET 工作時，另一組 MOSFET 截止。而且 只有當(dāng)電機換向時才會有兩組 MOSFET 同時 導(dǎo)通的問題，這個問題就是 PWM 波的死區(qū)問題，所以來適當(dāng)?shù)恼{(diào)節(jié)死區(qū)，從而來避免可能因兩組 MOSFET 同時導(dǎo)通而導(dǎo)致的過流情況 。 FPGA 控制電路 本設(shè)計中采用的是 EPF10K10LC844，它是 ALTERA 公司的 FLEX10K 系列中的一種。FLEX10K 是工業(yè)界中誕生的第一個嵌入式可編程邏輯器件。它采用可重構(gòu)的 CMOS SRAM 工藝，在其中把連續(xù)的快速通道互相連接與獨特的 嵌入式相結(jié)合。在其內(nèi)部有 10W 門級電路，課實現(xiàn)復(fù)雜的數(shù)據(jù)運算跟邏輯運算。 在 FLEX10K 系列器件中，主要是由邏輯陣塊，嵌入式陣塊， I/O 單元及快速通道互連這四個部分構(gòu)成的。 隔離電路 由于直流電機驅(qū)動部分對控制那部分的電路存在干擾，可以采用光電隔離式電路來對系統(tǒng)電路進行隔離，以此來提高系統(tǒng)的穩(wěn)定性。 本設(shè)計使用光耦 6N173 實現(xiàn)隔離作用。 圖 PWM1， PWM2， PWM3， PWM4 是 FPGA 生成的 PWM 信號經(jīng)過電平變換之后的輸入信號 。 14 調(diào)理電路模塊 在 PWM波加到驅(qū)動電路上時，需要對其進行調(diào)整，即需要調(diào)理電路來進行調(diào)整，來使它適合后面的驅(qū)動電路的要求。光耦隔離后的信號經(jīng)過調(diào)理電路后，作為驅(qū)動電路 MOSFET的柵極驅(qū)動電壓。 PWM2 +5 PWM1 R12 390 R11 390 R10 390 R9 390 8 7 6 5 2 3 4 1 8 7 6 5 1 2 3 4 8 7 6 5 1 2 3 4 8 7 6 5 1 2 3 4 330 R6 PWM4 PWM3 Nc Vcc LED+ EN LED OUT NC GND Nc Vcc LED+ EN LED OUT NC GND Nc Vcc LED+ EN LED OUT NC GND 330 R6 330 R6 330 R6 Nc Vcc LED+ EN LED OUT NC GND 圖 隔離電路原理圖 15 第五章 系統(tǒng)軟件設(shè)計原理 VHDL 語言 的 簡介 VHDL 的全稱 它的全稱 (VeryHighSpeed Integrated Circuit Hardware Description Language)始 于 1982 年 。 VHDL 語言的特點： (1)VHDL 語言功能強大，設(shè)計方式多樣 它 具有 很 強大的語言結(jié)構(gòu)，只需用簡單的 VHDL 語言程序就可以描述 很 復(fù)雜的硬件電路 功能 。同時，它還有多層次電路設(shè)計 及電路 描述功能。 VHDL 語言能夠同時支持同步、異步和隨機電路的設(shè)計 與 實現(xiàn)，這是其他硬件描述語言所 無法 比擬的。 它的 設(shè)計方法靈活多變 ，既支持 由 頂向下的設(shè)計 模式 ，也支持 由 底向上的設(shè)計 模式，同時并兼 模塊化 及 層次化設(shè)計方法。 (2)VHDL 語言含有強大的硬件描述功能 它 具有多層次電路設(shè)計 及 描述功能，既可描述系統(tǒng)級電路， 同時 也可以描述門級電路。它還 支持慣性 及 傳輸延遲，這樣 能 準(zhǔn)確 地建立硬件電路的模型。 它 的強大描述能力還體現(xiàn)在 其 具有豐富的數(shù)據(jù)類型 ，它不僅 支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型， 還 支持用戶 自 定義的數(shù)據(jù)類型，這樣會給硬件 的 描述帶來 很 大的自由 性 。 (3) VHDL 語言有強大的可移植能力 它 的 可 移植 性 主要體現(xiàn)在： 對于 具有 同一個硬件電路 系統(tǒng)而言 ，它 的相同部分的代碼 可以從一個模擬器移到另一個上、從一個綜合器移到另一個上或從一個工作平臺移到另一個上去執(zhí)行。 (4) VHDL 語言的設(shè)計描述與器件無關(guān) 采用 它 描述硬件電路時，設(shè)計人員不需要先選擇進行設(shè)計的器件 ,這樣做可以使設(shè)計人員集中精力進行電路 設(shè)計的優(yōu)化 ， 不需要考慮 別 的問題 ， 當(dāng)硬件電路的設(shè)計描述完成 之后， 它 允許采用多種不同的器件來實現(xiàn)。 (5) VHDL 語言程序便于復(fù)用與共享 16 它是 基于庫 library 的設(shè)計方法 ， 在設(shè)計 時 設(shè)計人員可以建立 多個 可 重復(fù) 利用的模塊 。一個大規(guī)模硬件電路的設(shè)計 ， 不可能從 一個個 門級電路開始進行設(shè)計，而是一些 不同 模塊的累加。這些模塊可以 是 預(yù)先設(shè)計 好的，也可以 使用以前設(shè)計中的模塊，將這些 常用的 模塊存放在庫中，就可以在以后的設(shè)計中進行 重復(fù)使用 。 由于 它 是一 個 描述、優(yōu)化、綜合、模擬 及 布線的標(biāo)準(zhǔn) 的 硬件描述語言，因此它可以使設(shè)計者的 設(shè)計 成果在 不同的 設(shè)計人員之間方便 的 進行共享， 以此減小硬件電路設(shè)計的工作量。 Quartus II 簡介 它 是 Altera 公司 的綜合性 PLD 開發(fā) 軟件，它 支持原理圖 ， VHDL， VerilogHDL 及 AHDL等多種設(shè)計輸入形式， 自帶 綜合器 和時序 仿真器 。它 可以完成設(shè)計輸入到硬件配置的完整的 PLD設(shè)計流程。 Quartus II 的特點 它具有友好的用戶界面，便捷的使用方式，強大的功能，是一個完全集成化的可編程邏輯的設(shè)計環(huán)境，是一款先進的 EDA 工具軟件。 它可以在多個系統(tǒng)上使用例如 XP 和 LINUXL， 除了可以使用 TCL 腳本完成設(shè)計流程以外，它還提供給用戶完善的用戶圖形界面設(shè)計模式。 Quartus II 對第三方 EDA工具的支持 它對第三方 EDA工具的支持能更便于用戶在設(shè)計時使用自己熟悉的第三方 EDA 工具。 Altera 的 Quartus II 是屬于第四代 PLD 開發(fā)平臺的可編程邏輯軟件。它支持一個工作組環(huán)境下的設(shè)計要求。 Quartus 與 Synopsys、 Cadence、 Synplicity 等 EDA 的開發(fā)工具相兼容。增加了 FastFit 編輯選項，推進了網(wǎng)絡(luò)的編輯性能并且提升了調(diào)試能力 。 17 軟件框圖組成 圖 系統(tǒng)的軟件框圖 否 否 否 是 是 否 是 否 是 是 開始 控制 ADC0809進行轉(zhuǎn)換 控制 AD1674進行轉(zhuǎn)換 進行數(shù)字濾波 電機是否過流 誤差是否 1V 是否溢出 PI 控制 模糊控制 計算前饋量與反饋量之和 是否溢出 對溢出數(shù)據(jù)歸類 判斷電機正、反轉(zhuǎn)，產(chǎn)生 PWM波控制信號 輸出 返回 對溢出數(shù)據(jù)進行歸類 反饋誤差及計算 指令 控制 AD1674進行轉(zhuǎn)換 計算機指令 二 次差值 計算機前饋控制量 計算機指令一次差值 是否溢出 誤差濾波 生成 PWM 波屏蔽 信號 生成 PWM 波使能信號 對溢出數(shù)據(jù)進行歸類 18 圖 Quartus II軟件繪制出整體軟件原理圖。 圖 系統(tǒng)的整體軟件設(shè)計原理圖 19 軟件系統(tǒng)主要控制模塊 在 FPGA 中，采用 VHDL 語言進行編程。 VHDL 是一種采取自上而下設(shè)計方法的語言，我們利用其優(yōu)秀的 EDA平臺的通用性及優(yōu)秀的可移植性和具有硬件結(jié)構(gòu)無關(guān)性等等的特點，來實現(xiàn)系統(tǒng)的軟件模塊設(shè)計。 ADC0809 控制模塊 FPGA 中使用的是一種 Moore 型的有限狀態(tài)機，產(chǎn)生時序?qū)?ADC0809 的模數(shù)裝換進行控制，以此來完成對電流量的采樣。 圖 為 軟件設(shè)計中 ADC0809 控制模塊電路器件圖 。 D [7. .0]clkeocalestartoeclk nq[ 7. .0]ad c08 09 ctrlinst 圖 ADC0809 控制模塊電路器件圖 ADC0809 代碼 : library ieee。 use 。 entity adc0809ctrl is port(D:in std_logic_vector(7 downto 0)。 8 位輸入信號 ； clk,eoc:in std_logic。 狀態(tài)機時鐘和狀態(tài)信號 ； ale,start,oe:out std_logic。 ADC0809 控制信號 ； clkn:out std_logic。 內(nèi)部鎖存信號 LOCK 的測試端 ； q:out std_logic_vector(7 downto 0))。 鎖存數(shù)據(jù)輸出 ； end entity adc0809ctrl。 architecture one of adc0809ctrl is type states is (st0,st1,st2,st3,st4,st5,st6)。 signal current_ state , next_state:states := st0。 狀態(tài)機轉(zhuǎn)換及信號控制進程 ； signal reg1:std_logic_vector(7 downto 0)。 20 signal lock:std_logic。 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時鐘信號 ； begin pro : process( current_state , eoc) 狀態(tài)轉(zhuǎn)換及信號控制進程 ； begin case current_state is when st0=ale=39。0 39。 start=39。039。 。 oe=39。039。 。 lock=39。039。 。 clkn=39。039。 next_state = st1。 初始化； when st1=ale=39。139。 start=39。0 39。 。 oe=