【文章內(nèi)容簡介】 為高電平時，功率管VV4飽和導(dǎo)通而VV3關(guān)斷，電樞兩端所加電壓為U。電樞電流上升，電動機處于正方向的電動狀態(tài)，等效電路如圖24a所示。狀態(tài)2：電動續(xù)流狀態(tài)。在V1的PWM信號變?yōu)榈碗娖胶?，功率管VV3關(guān)斷而VV4飽和導(dǎo)通。此時電樞兩端所作用電壓為零。由于電樞電流方向不能立刻改變，電動機的自感電動勢克服反電動勢通過VDV4續(xù)流，電動機消耗存儲在電感中的能量，電流衰減。電動機處于電動的續(xù)流狀態(tài)，等效電路如圖24b所示。狀態(tài)3：能耗制動狀態(tài)。如果電動機續(xù)流結(jié)束，但PWM信號依然沒有變化，即VV3維持關(guān)斷而VV4維持飽和導(dǎo)通，此時電動機在反電動勢的作用下，產(chǎn)生一個反方向的電流回路。如果電動機方向沒有改變，運行狀態(tài)相當(dāng)于是能耗制動。等效電路如圖24c所示。狀態(tài)4：再生制動狀態(tài)。如果存在上述的能耗制動狀態(tài)，則在VV4的PWM變?yōu)楦唠娖胶?，電樞兩端電壓重新為U。電樞電流方向不能立刻改變，反向電流將經(jīng)二極管VDVD4向電流充電并逐漸剪下為零，電動機處于再生制動的狀態(tài)，等效電路如圖24d所示。電機在正常運行時，可能只存在前兩個狀態(tài)。電動機在反轉(zhuǎn)情況時的運行狀態(tài)與之相似。(a) (b)(c) (d)圖 2–4 單極性可逆PWM模式中的等效電路(a) 電動狀態(tài) (b) 電動續(xù)流狀態(tài) (c) 能耗制動狀態(tài) (d) 再生制動狀態(tài) 直流電機閉環(huán)控制系統(tǒng)的組成 閉環(huán)控制的基本思想閉環(huán)控制的目的是為了增加系統(tǒng)的穩(wěn)定性，PWM直流控制時，電樞兩端的電壓一直在改變，根據(jù)占空比得到的電壓只是理想狀態(tài)下的平均值，所以電樞電壓在一定范圍內(nèi)波動，閉環(huán)控制的添加，使得PWM信號的占空比也根據(jù)反饋在一定范圍內(nèi)改變，進(jìn)而改變電樞兩端電壓，減小電樞電壓的波動，從而提高系統(tǒng)的穩(wěn)定性。閉環(huán)控制的主要組成部分是反饋信號的獲得以及閉環(huán)控制的方法。反饋信號的獲得有以下兩種途徑：?；魻栃?yīng)傳感器是利用半導(dǎo)體材料的霍爾效應(yīng)構(gòu)成的磁敏元件，基本器件為霍爾元件，在此基礎(chǔ)上集成穩(wěn)壓、放大、濾波和比較等電路就構(gòu)成了線性霍爾傳感器和開關(guān)型霍爾傳感器?；魻杺鞲衅鞯姆答佋硎峭ㄟ^傳感器來檢測轉(zhuǎn)子的位置，并產(chǎn)生一個正比于磁感應(yīng)強度的信號，該信號當(dāng)磁場為零時輸出為1/2電源電壓，輸出穩(wěn)定性可以達(dá)到1mT左右。光電開關(guān)一般是由發(fā)光二極管、光敏晶體管以及遮光片組成。一般做法是利用光電開關(guān)做成平面型光斷續(xù)器，即把紅外發(fā)光二極管和光敏晶體管布置在同一平面上，遮光片在等角度處打孔，孔數(shù)可自由選擇，但要平均分布，利用光電開關(guān)的通斷來形成脈沖，脈沖信號經(jīng)過光電編碼器形成標(biāo)準(zhǔn)的脈沖信號，反饋到控制系統(tǒng)。兩種方法都是比較有效地方法，只是反饋信號產(chǎn)生的裝置位置不同，一般來說霍爾效應(yīng)傳感器安裝在電樞后端，即與電動機是一體的，不會增加電樞的負(fù)載；光電開關(guān)由于遮光板的使用，必須將遮光板安放在電樞主軸的外延部分，變相的增加了電動機的負(fù)載，同時碼盤（打孔的遮光板）的制造精度要求很高，大大增加了成本。本設(shè)計的閉環(huán)控制使用的是比例控制，反饋回來的信號與標(biāo)準(zhǔn)信號進(jìn)行比較，并產(chǎn)生一個開關(guān)量，講該開關(guān)量送到Nios II軟核中，利用程序控制PWM信號站空比的調(diào)節(jié)，來實現(xiàn)閉環(huán)控制。 閉環(huán)控制的基本實現(xiàn)方法對于利用霍爾傳感器得到的反饋信號，其信號是一個標(biāo)準(zhǔn)的正弦波，對于信號要先進(jìn)行處理，信號整形電路我們直接使用施密特觸發(fā)器就可以，利用施密特觸發(fā)器的整形功能，將得到的信號整理成標(biāo)準(zhǔn)的單極性脈沖信號，然后將該信號傳送到FPGA芯片中，經(jīng)過分頻、去抖，用頻率計測出信號的頻率，就的得到了電機的轉(zhuǎn)速信息，測出的頻率進(jìn)行后續(xù)的處理，完成閉環(huán)控制。對于利用光電開關(guān)和光電編碼器得到的反饋信號，由于光電編碼器產(chǎn)生的信號就是單極性脈沖信號，所以直接將該信號送到FPGA芯片中，同樣經(jīng)過分頻、去抖，用頻率計測出信號的頻率，得到電機的轉(zhuǎn)速信息，測出的頻率進(jìn)行后續(xù)的處理，用以完成閉環(huán)控制。 直流電機控制器的組成 Avalon總線結(jié)構(gòu)概述Avalon交換式總線是由Altera公司開發(fā)的一種專用的內(nèi)部連線技術(shù)。Avalon交換式總線由SOPC Builder自動生成，是一種理想的用于系統(tǒng)處理器和外設(shè)之間的內(nèi)聯(lián)總線。SOPC Builder利用最少的FPGA資源，產(chǎn)生新的最佳Avalon交換式結(jié)構(gòu)。在SOPC Builder中，每當(dāng)一個新的組件被添加到系統(tǒng)中或是某個外設(shè)介入優(yōu)先權(quán)被改變了，就會有一個新的、最佳的Avalon交換式總線被生成。Avalon交換式總線的整個生成過程都由SOPC Builder自動完成。SOPC Builder自動生成的Avalon交換式總線使用最少的邏輯資源來支持?jǐn)?shù)據(jù)總線的復(fù)用、地址譯碼、等待周期的產(chǎn)生、外設(shè)的地址對齊、中斷優(yōu)先級的制定以及高級的交換式總線傳輸。Avalon交換式總線定義的內(nèi)聯(lián)線的策略使得任何一個Avalon總線上的主外設(shè)都可以與任何一個從外設(shè)溝通。Avalon總線結(jié)構(gòu)與傳統(tǒng)總線結(jié)構(gòu)相比有著顯著的優(yōu)點。傳統(tǒng)總線結(jié)構(gòu)中，單個總線仲裁器控制總線主機和從機之間的通信。每個總線主機發(fā)起總線控制請求，由總線仲裁器對某個主機授權(quán)接入總線。如果多個主機試圖同時接入總線，總線仲裁器會根據(jù)一套固定的仲裁規(guī)則，分配總線資源給某個主機。由于每次只有一個主機能夠接入總線，使用總線資源，因此導(dǎo)致帶寬瓶頸。Avalon交換結(jié)構(gòu)能進(jìn)行多路數(shù)據(jù)同時處理，實現(xiàn)無與倫比的系統(tǒng)吞吐量。采用Avalon交換結(jié)構(gòu)，每個總線主機均有自己的專用互聯(lián)，總線主機只需搶占共享從機，而不是總線本身。Avalon交換結(jié)構(gòu)支持多種系統(tǒng)體系結(jié)構(gòu)，可實現(xiàn)數(shù)據(jù)在外設(shè)與性能最佳數(shù)據(jù)通道之間的無縫傳輸。Avalon交換結(jié)構(gòu)同樣支持用戶設(shè)計的片外處理器和外設(shè)。Avalon接口定義了Avalon交換結(jié)構(gòu)與Avalon外設(shè)之間的連接。Avalon接口是一個靈活的接口，使用者可以只用系統(tǒng)所需的幾個信號來進(jìn)行數(shù)據(jù)傳輸。Avalon接口還定義了一組信號類型，包括這些信號的行為以及所支持的傳輸類型。Avalon接口是一個完全開放的標(biāo)準(zhǔn)。其顯著特性有：、數(shù)據(jù)、控制線，提供與偏上邏輯的最簡單的接口。因使用相互獨立的地址和數(shù)據(jù)通路，Avalon外設(shè)不需要識別數(shù)據(jù)和地址周期。，支持不是2的偶數(shù)冪的數(shù)據(jù)寬度。，所有Avalon外設(shè)的接口與Avalon交換結(jié)構(gòu)的時鐘同步，不需要負(fù)載的握手/應(yīng)答機制。這樣就簡化了Avalon接口的時序行為，而且偏于集成高速外設(shè)。，可處理具有不同數(shù)據(jù)寬度的外設(shè)之間的數(shù)據(jù)傳輸。具體動態(tài)地址對齊使具有不同數(shù)據(jù)寬度的Avalon外設(shè)能輕松地進(jìn)行接口，設(shè)計時無需特殊的考慮。，容易學(xué)習(xí)，易于理解。，減少片內(nèi)邏輯資源的占用。，可達(dá)到每個時鐘傳輸1次。 基于Avalon總線自定義外設(shè)概述定制用戶外設(shè)有兩種可行的方法：一種是SOPC Builder提供的元件編輯器在圖形用戶界面下將用硬件描述語言描述的用戶邏輯封裝成一個SOPC Builder元件；另一種是在Altera提供的元件的基礎(chǔ)上來修改。本設(shè)計使用第一種方法，來創(chuàng)建一個PWM信號生成器，作為系統(tǒng)的Avalon外設(shè)。一般來說，一個元件由描述元件邏輯的硬件描述文件、軟件文件以及元件的描述文件三部分組成。一個典型元件定制的步驟如下：。，則規(guī)劃訪問該硬件的應(yīng)用程序接口。，定義一個恰當(dāng)?shù)腁valon接口。，得到一個元件。 II系統(tǒng)中。 II來測試寄存器級的訪問是否正確。，就要寫元件的驅(qū)動軟件。，并使用元件編輯器來更新所做的修改。 Builder system，里面含有一個或多個該元件。，如果需要在進(jìn)行改進(jìn)。，并分發(fā)給其他設(shè)計者。一個用戶邏輯外設(shè)必須進(jìn)行硬件設(shè)計。這里的硬件設(shè)計是指用硬件描述語言HDL來描述和仿真硬件邏輯的組成。一個典型的元件由任務(wù)邏輯、寄存器文件和Avalon接口三種功能模塊組成。 本章小結(jié)本章講解了PWM直流電機控制系統(tǒng)設(shè)計所基于的基本原理技術(shù)，說明了PWM技術(shù)、驅(qū)動電路的基本原理，闡述了系統(tǒng)閉環(huán)控制的基本思想，以及控制器所利用的Avalon總線技術(shù)的基本情況。第3章 基于Nios II的系統(tǒng)硬件設(shè)計本章是全文的核心部分，在本章，由基于Nios II的系統(tǒng)框架引申出各個模塊的構(gòu)建和硬件的設(shè)計，其中包括主控制器各個模塊的基本設(shè)置、驅(qū)動電路的設(shè)計以及閉環(huán)控制電路的設(shè)計。同時，部分模塊給出了時序仿真結(jié)果，用以驗證設(shè)計思想。 系統(tǒng)的的主體框架系統(tǒng)的主體主要由FPGA片上系統(tǒng)、驅(qū)動電路和電機構(gòu)成的驅(qū)動控制系統(tǒng)以及處理反饋信號的閉環(huán)控制系統(tǒng)組成。圖3–1 系統(tǒng)主體框架及接口示意圖由圖31可以看出，除了與控制對象直接連接的電路外，其余電路都可以集成到一個FPGA芯片當(dāng)中，同時我們使用了Nios II軟核作為主控制器，完全體現(xiàn)了FPGA集成度高、靈活性強、擴(kuò)展性好的特點，同時相比較于現(xiàn)在比較成熟的單片機PWM控制系統(tǒng)來說，利用FPGA芯片構(gòu)成的系統(tǒng)，集成度更高、運算速度更快、處理精度更高、外圍電路更簡單，對于設(shè)計人員來說，利用FPGA芯片可以大大縮短設(shè)計開發(fā)的時間。 控制器各部分模塊 Nios II軟核構(gòu)建本系統(tǒng)的控制器使用的是Altera公司的DE2開發(fā)板上的FPGA芯片。Nios II處理器作為實現(xiàn)控制的中央處理器，它的特點之一就是Avalon總線，這是連接片上處理器和其他模塊的一種簡單的總線協(xié)議，它規(guī)定了主設(shè)備和從設(shè)備之間進(jìn)行連接的端口和通信時序。由于Nios II是一個位于FPGA中的處理軟核，因而定制其外設(shè)比較容易。此外，在定制中，本系統(tǒng)還加入了并行輸入/輸出口（PIO）、定時器（Timer），以及可提供PWM信號的用戶自定義外設(shè)。為了精簡系統(tǒng)，沒有添加片上RAM、ROM，只添加了一個片外SDRAM，為了提高系統(tǒng)的性能，添加了一個基于Avalon總線的鎖相環(huán)（PLL）將系統(tǒng)時鐘倍頻到了80MHZ,同時利用該PLL使片外SDRAM的時序與NIOS II處理器同步，由于被設(shè)計只是系統(tǒng)設(shè)計驗證，不需要形成產(chǎn)品，所以沒有添加EPCS模塊。NIOS II軟核的配置，類型選用經(jīng)濟(jì)型(Nios II/e)，指定中斷和復(fù)位寄存器（片外SDRAM）；片上RAM/ROM信息以及CPU的Cache信息使用缺省配置；JTAG模式選擇層級1。軟核的其他模塊的配置：：PLL(Phase Locked Loop)： 為鎖相回路或鎖相環(huán),用來統(tǒng)一整合時脈訊號,使內(nèi)存能正確的存取資料。PLL用于振蕩器中的反饋技術(shù)。鎖相環(huán)是一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相位同步。PLL通過比較外部信號的相位和由壓控晶振（VCXO）的相位來實現(xiàn)同步的，在比較的過程中，鎖相環(huán)電路會不斷根據(jù)外部信號的相位來調(diào)整本地晶振的時鐘相位，直到兩個信號的相位同步。[9]而FPGA中含有的高性能嵌入式模擬鎖相環(huán)，其性能遠(yuǎn)優(yōu)于數(shù)字鎖相環(huán)，此鎖相環(huán)PLL可以與一輸入的時鐘信號同步，并以其作為參考信號實現(xiàn)鎖相，從而輸出一至多個同步倍頻或分頻的片內(nèi)時鐘，以供邏輯系統(tǒng)應(yīng)用，而SOPC中的PLL模塊是基于Avalon總線的PLL性能更優(yōu)于嵌入式模擬鎖相環(huán)。本設(shè)計使用的配置為芯片速度級別6級輸入時鐘50MHZ；輸出使用C0,C1兩個輸出時鐘，均倍頻到80MHZ，占空比為50%；Avalon接口屬性中，locked output屬性選擇Export。，提供系統(tǒng)芯片時鐘，為片外存儲器提供時鐘輸入。PLL鎖相環(huán)模塊的添加，使外部存儲器與芯片時序同步，同時將芯片的工作時序提高到80MHZ提高了系統(tǒng)的性能，這是單片機所不能實現(xiàn)的。：帶Avalon接口的JTAGUART設(shè)備實現(xiàn)PC和NIOS II系統(tǒng)之間的串行通信，在許多設(shè)計中JTAGUART常取代RS232通信設(shè)備，用于字符的輸入和輸出。與UART設(shè)備不同的是，JTAGUART是通過JTAG接口來傳輸數(shù)據(jù)的。程序員可以使用HAL層提供的API函數(shù)對JTAGUART進(jìn)行操作，而不用通過寄存器直接訪問JTAGUART內(nèi)核，使用十分方便。本系統(tǒng)的JTAGUART內(nèi)核的配置讀寫FIFO的緩沖深度都選用64字節(jié)，中斷請求起點8字節(jié)。：定時器可以說是一個非常重要的外圍設(shè)備。它可以作為系統(tǒng)的周期性時鐘源；也可以作為一個計時器，測定事件發(fā)生的時間；還可以對外輸出周期性脈沖或作為“看門狗”來使用。定時器是掛載在Avalon總線上的32位定時器，它提供一下特性：1) 兩種計數(shù)模式：單次減1和連續(xù)減1計數(shù)模式；2) 定時器到達(dá)0時產(chǎn)生中斷請求；3) 可選擇設(shè)定為看門狗定時器，當(dāng)為看門狗時，定時器計算到達(dá)0時復(fù)位系統(tǒng)；4) 可選擇輸出周期性脈沖，在定時器計算到達(dá)0時輸出脈沖；5) 可由軟件啟動、停止或復(fù)位定時器；6) 可由軟件使能或屏蔽定時器中斷。本設(shè)計使用的Timer具體配置如圖3 2所示。圖 3–2 Timer定時器的具體配置 id的配置：SOPC Builder生成Nios II系統(tǒng)時，將為每個Nios II系統(tǒng)生成一個標(biāo)示符。該標(biāo)示符被寫入System id寄存器中，供編譯器和用戶辨別所運行的程序是否與目標(biāo)系統(tǒng)匹配。運行在與之不匹配的系統(tǒng)上時，會產(chǎn)生不可預(yù)測的結(jié)果，比如軟件驗證失敗[10]。：SDRAM控制器內(nèi)核提供一個連接片外SDRAM芯片的Avalon接口。SDRAM控制器可讓設(shè)計者在NIOS II系統(tǒng)中簡易連接SDRAM芯片。SDRAM通常用于需要大量易失性存儲器且成本要求較高的應(yīng)用系統(tǒng)。SDRAM比較便宜，但需要實現(xiàn)刷新操作、行列管理、不同延遲和命令序列等邏輯。SDRAM控制器內(nèi)核提供了連接一個或多個SDRAM芯片的接口，并處理所有SDRAM協(xié)議要求。有了SDRAM控制器內(nèi)核，在NIOS II系統(tǒng)中使用使用SDRAM就像使用SRAM一樣簡單。SDRAM屬于片外存儲設(shè)備，與系統(tǒng)CPU之間通過Avalon總線連接，所以SDRAM的工作時序要與NIOS II軟核一致，時序的問題由PLL鎖相環(huán)解決。SDRAM內(nèi)核的配置選用自定義SDRAM選項，數(shù)據(jù)寬度（Data width）選