【正文】 由低電平變到高電平時指示脈寬計數(shù)結(jié)束 SEL : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 測頻或測脈寬控制 START : OUT STD_LOGIC。 清零和初始化信號 CL : IN STD_LOGIC。 標準頻率時鐘信號 TCLK : IN STD_LOGIC。 USE 。 31 附錄 六 波形數(shù)據(jù)表 附錄七 等精度頻率計設(shè)計（ VHDL） LIBRARY IEEE。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=ROM1, lpm_type = altsyncram, numwords_a = 256, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 8, width_a = 8, width_byteena_a = 1 ) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0 )。 END COMPONENT。 address_a: IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 width_byteena_a : NATURAL )。 widthad_a : NATURAL。 outdata_aclr_a : STRING。 numwords_a : NATURAL。 30 lpm_hint : STRING。 init_file : STRING。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 END DATAROM。 inclock : IN STD_LOGIC 。 USE 。 USE 。 END behav。 END IF。139。 ARCHITECTURE behav OF REG8B IS BEGIN PROCESS(LOAD,DIN) BEGIN IF LOAD39。 DOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 ENTITY REG8B IS PORT( LOAD : IN STD_LOGIC。 附錄 四 8 位寄存器設(shè)計（ VHDL） LIBRARY IEEE。 ARCHITECTURE behav OF ADDER8B IS BEGIN S = A + B 。 S : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 29 )。 ENTITY ADDER8B IS PORT( A : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE 。 END behav。 END IF。139。 ARCHITECTURE behav OF REG28B IS BEGIN PROCESS(LOAD,DIN) BEGIN IF LOAD39。 DOUT : OUT STD_LOGIC_VECTOR(27 DOWNTO 0) )。 ENTITY REG28B IS PORT( LOAD : IN STD_LOGIC。 附錄 二 28 位寄存器設(shè)計（ VHDL） LIBRARY IEEE。 ARCHITECTURE behav OF ADDER28B IS BEGIN S = A + B 。 S : OUT STD_LOGIC_VECTOR(27 DOWNTO 0) )。 ENTITY ADDER28B IS PORT( A : IN STD_LOGIC_VECTOR(27 DOWNTO 0)。 USE 。 感謝學校能給我一個適合做畢業(yè)設(shè)計的環(huán)境場所。 在此謹向 所有幫助過我的人 以最衷心的感謝。 感謝本論文軟件設(shè)計部分作者馬婧的極力幫助才能讓我們的畢業(yè)設(shè)計作品順利完成。一個接一個問題的解決，讓我不僅在設(shè)計上有了信心，讓我在工作、學習和生活上也有了信心，因為這讓我明白了一個道理：堅持到底就會勝利。比如測量通過 OP27 比較后的脈沖波的頻率和相位時 ，無論如何都測量不準確，我們多次修改了 FPGA 內(nèi)的硬件設(shè)計和單片機的軟件編程，結(jié)果還是不準確。但是通過這次論文設(shè)計和實物的制作，我們還是學習到了很多知識。這就使我們的設(shè)計成了“殺雞用牛刀”的現(xiàn)狀，使大量資源浪費。通過查閱資料知 EP2C5T144C8N 可以內(nèi)嵌 51 單片機核，使用方便，能節(jié)省大量的片外資源。因為鑒相器輸出的波形除了可以反映兩路信號的相位差，其頻率也與兩路信號的頻率一致，因此只要在一個模塊上改變 SPUL 的高低電平即可同時實現(xiàn)測頻和測相的功能。 5章分析可知，測頻和測相模塊是分開的兩個模塊。導致頻率在 4kHz以上時預置的頻率與輸出頻率誤差較大的原因是預置模塊軟件設(shè)計的不 嚴謹。 從設(shè)計結(jié)果的指標來看，本設(shè)計的 結(jié)果并沒有完全達到設(shè)計指標要求， 通過分析， 本系統(tǒng)存在以下幾點不足： ，并且頻率在6 kHz以上時預置的頻率與輸出頻率誤差較大 。之間時穩(wěn)定、平滑、不失真的輸出。 ,測量誤差 恒小于 1176。頻率測量范圍為 10Hz～ 20MHz,測量誤差 恒小于 1Hz。測試數(shù)據(jù)符合設(shè)計要求。 ,測量誤差 恒小于 1176。 359176。 233176。 82176。 測量相位差 1176。 310176。 150176。 27176。具體測試數(shù)據(jù)見表 4。 表 3 頻率、周期測量模塊測試數(shù)據(jù)表 待測頻率（ Hz） 測量頻率（ Hz） 10 94 947 測量周期 100ms 從表 3 中測得的數(shù)據(jù)分析可知，頻率、周期測量模塊的測頻范圍為 10Hz～500kHz，誤差 恒小于 1 Hz。當輸入為正弦波時，此信號要接到過零比較電路輸入端，方波時可直接接 FPGA 端口。符合設(shè)計要求，不過頻率大于 4kHz時，預置頻率和輸出頻率間誤差較大。 從表 1 和表 2 測得的數(shù)據(jù)分析可知，頻率預置范圍在 66Hz～ 17kHz，相位預置范圍在 0～ 360176。 301176。 154176。 19176。 357176。 230176。 87176。 表 1 頻率測量 數(shù)據(jù)表 預置頻率 （ Hz） 66 400 600 800 1000 4000 8000 17000 測量頻率 （ Hz） 1001 4017 8046 17112 表 2相位 測量 數(shù)據(jù)表 預置相位 2176。 圖 25 頻率、相位差測量流程圖 23 第八章 系統(tǒng)測試及結(jié)果分析 兩相信號發(fā)生器模塊測試及分析 兩相信號發(fā)生器模塊測試 較簡單，只需將兩相輸出接到示波器的兩個探頭上即可測量輸出 數(shù)據(jù)大小。 圖 24 預置模塊流程圖 22 頻率、周期、相位測量軟件設(shè)計 頻率、周期、相位測 量儀部分的 軟件設(shè)計，主要完成對 FPGA 發(fā)出控制信號并將 FPGA 傳入的信號進行存儲并計算，將計算結(jié)果輸出，此結(jié)果即是測得的頻率及相位差。 19 圖 22 模擬電路圖 20 圖 23 FPGA總電路圖 21 第 七 章 軟件設(shè)計 兩相信號發(fā)生器模塊中頻率、相位預置軟件設(shè)計 兩相信號發(fā)生器模塊中的軟件設(shè)計 ，是要將預置的頻率值和相移值轉(zhuǎn)換成二進制的頻率控制字傳給 FPGA，通過 節(jié)的分析可以看出， 公式 （ 32）、（ 33）中的 Fout 和 Pout 就是鍵盤需要預置的兩個數(shù)，而在軟件設(shè)計中則是將這兩個公式逆推，提 供的是頻率和相位的控制字，計算公式為 9( / 511 ) / 2M Fou t?? (71) 和 / Pout? (72) 由此可得到十進制的控制字，再將其轉(zhuǎn)換成二進制即可。其作用是判斷A、 B 兩相信號超前和滯后的狀態(tài)。這兩個多路選擇器的作用是便于單片機控制測頻和測相的輸入和輸出，使兩個測量模塊測量時互不干擾，增加了系統(tǒng)的穩(wěn) 定性和可靠性。 具體電路圖如圖 23 所示。 頻率控制字 FWORD、相位控制字 PWORD分別接預置模塊中 的單片機 I/O 口（具體設(shè)計見軟件論文報告） 。 FPGA 總電路圖設(shè)計 FPGA 總電路圖包括兩相信號發(fā)生器模塊、頻測周期測量模塊、相位測量模塊三部分。 兩個 DAC0832數(shù)據(jù)輸入端接兩相信號發(fā)生器 FPGA輸出 FOUT和 POUT，兩相信號 A、 B接相位測量輸入端。從仿真結(jié)果知，測高脈寬的計數(shù)值為 8，測低脈寬的計數(shù)值為 12，則根據(jù)相位差公式得： 8 3 6 0 1 4 48 1 2? ? ?? 結(jié)果與預置的完全吻合。仿真時設(shè)置 BCLK 為 500ns， A、 B為 10us，且相位差為 144176。具體電路圖如圖 20 所示。 。顯然輸出信號脈寬等于 A 和 B 信號上升沿的時間差，這個時間差即為 A、 B 間的相位差。 圖 18 數(shù)字鑒相器 由圖 19 可知，兩路同頻率不同相位的時鐘信號 A 和 B 通過鑒相器后，將輸出一路具有不同占空比的脈沖波形。 數(shù)字 鑒相器 EPD 設(shè)計 由一個異或門和一個與門構(gòu)成的簡單模塊可以作為本設(shè)計的 數(shù)字 鑒相器模塊 [4]。 16 第五章 相位測量模塊的設(shè)計與實現(xiàn) 在測頻模塊基礎(chǔ)上再增加一個數(shù)字鑒相器模塊就能構(gòu)成一個相位測試儀，鑒相器接受來自外部的兩路被整形后的信號。 D D2為保護二極管，防止輸入和地之間短路及產(chǎn)生干擾。具體電路圖如圖 17 所示。 10V 左右 ，幅值太大很容易將 FPGA 端口燒毀。由于 FPGA 系統(tǒng)板的端口電壓為 ，而過零比較器受177。 圖 16 等精度頻率計測脈寬時序圖 比 較電路設(shè)計 通過以上分析知，頻率測量模塊只能測量脈沖波，如果信號源不是脈沖波則要將其轉(zhuǎn)化為脈沖波后方能測量。計數(shù)值可以通過 SEL 讀出，這里是 75。而允許計數(shù)的條件是此后出現(xiàn)的第一個脈寬。為了便于觀察，圖中仿真波形中的 TCLK 和 BCLK 的周期分別設(shè)置為 75us 和 500ns。從圖中的結(jié)果可以看出，等精度測頻的功能完全正確。由圖可見，計數(shù)結(jié)果是，對 TCLK 的計數(shù) 值是 3，對 BCLK 的計數(shù)值是 60。由圖可見，在 CL 變?yōu)榈碗娖胶?，計?shù)仍未停止，直到 TCLK出現(xiàn)一個上升沿為止，這時 START=‘ 0’ ,可作為單片機了解計數(shù)結(jié)束的標志信號。這時， CLR 一個正脈沖后，系統(tǒng)被初始化。 Tpr 計數(shù)允許周期 14 圖 14 測頻模 塊電路圖 圖 15和圖 16 分別是 頻率 測試仿真波形和脈寬測試仿真波形。 SPUL 的作用是測頻和測脈寬的選擇控制， SPUL 為 1 時測頻率，為 0時測脈寬和占空比。 頻率測量模塊設(shè)計 結(jié)合以上 分析，在設(shè)計測頻模塊時又增加了測脈寬和占空比的功能，此功能將會在測相位模塊中使用到。而且，CL 寬度的改變以及隨機的出現(xiàn)時間造成的誤差最多只有 BCLK 信號的一個時鐘周期，如果BCLK 由精確穩(wěn)定的晶體振蕩器（ 20MHZ）發(fā)出，則任何時刻的絕對測量誤差只有 50ns。 當 Tpr 秒后，預置門信號被單片機置為低電平，但此時兩個計數(shù)器并沒有停止計數(shù)，一直等到隨后而至的被測信號的上升沿到來時，才通過 D 觸發(fā)器將這兩個計數(shù)器同時關(guān)閉。 然后由單片機發(fā)出允許測頻命令，即令預置門控信號 CL 為高電平，這時 D 觸發(fā)器要一直等到被測信號的上升沿通過時 Q 端才被置 1（即令 START 為高電平），與此同時，將同時啟動計數(shù)器 BHZ 和 TF，進入計數(shù)允許周期。標準頻率信號從 BZH 的時鐘輸入端 BCLK 輸入，設(shè)其頻率為 FS；經(jīng)整形 后 的被測信號從與 BZH 相似的 32 位計數(shù)器 TF 的時鐘輸入端 TCLK 輸入，設(shè)其真實頻率值為 Fxe，被測