【導(dǎo)讀】本設(shè)計(jì)主要研究如何用FPGA來完成等精度頻率計(jì)、相位差測(cè)量?jī)x的設(shè)計(jì)。AT89C52作為輔助控制器，使用液晶顯示屏1602作為顯示器。相信號(hào)發(fā)生器模塊、頻率周期測(cè)量模塊以及相位差測(cè)量模塊三部分。波形放大等一系列處理，使生成的兩路信號(hào)穩(wěn)定、平滑、不失真的輸出。設(shè)計(jì)要求兩相信號(hào)的頻率預(yù)置范圍為。66Hz～17kHz、相位差預(yù)置范圍為0～360°。率計(jì)不但具有較高的測(cè)量精度，且在整個(gè)頻率區(qū)域內(nèi)能保持恒定的測(cè)量精度。模塊時(shí)序和計(jì)數(shù)結(jié)果由單片機(jī)控制和處理，并將結(jié)果顯示在LCD上。率周期測(cè)量模塊測(cè)頻范圍為10Hz～20MHz，整個(gè)范圍內(nèi)誤差恒小于1Hz。

　　

【正文】 路信號(hào)的頻率一致，因此只要在一個(gè)模塊上改變 SPUL 的高低電平即可同時(shí)實(shí)現(xiàn)測(cè)頻和測(cè)相的功能。 FPGA 為 Altera 公司 CycloneII 系列的EP2C5T144C8N 作為主控制器，選擇兩個(gè) AT89C52 作為輔 助單片機(jī)。通過查閱資料知 EP2C5T144C8N 可以內(nèi)嵌 51 單片機(jī)核，使用方便，能節(jié)省大量的片外資源。不過由于我們沒有使用 51單片機(jī)核的經(jīng)驗(yàn)，一開始就沒有選擇使用 51 核。這就使我們的設(shè)計(jì)成了“殺雞用牛刀”的現(xiàn)狀，使大量資源浪費(fèi)。 由于時(shí)間有限和工作的關(guān)系，我們并沒有完成以上幾點(diǎn)的優(yōu)化，這也使我們的論文在技術(shù)含量上只是淺嘗輒止。但是通過這次論文設(shè)計(jì)和實(shí)物的制作，我們還是學(xué)習(xí)到了很多知識(shí)。在實(shí)物制作時(shí)我們遇到了很多的問題，有時(shí)候一個(gè)問題我們調(diào)試了一個(gè)星期才解決掉。比如測(cè)量通過 OP27 比較后的脈沖波的頻率和相位時(shí) ，無論如何都測(cè)量不準(zhǔn)確，我們多次修改了 FPGA 內(nèi)的硬件設(shè)計(jì)和單片機(jī)的軟件編程，結(jié)果還是不準(zhǔn)確。偶爾的一次在一本書上看到 OP27 和 OP37 性能比較的文章，于是我就嘗試著將 OP27 換成 OP37，沒想到結(jié)果全部正確了！原因是因?yàn)?OP27 的轉(zhuǎn)換時(shí)間小，導(dǎo)致轉(zhuǎn)換后的波形上升時(shí)間和下降時(shí)間太大，影響了測(cè)頻模塊的測(cè)量。一個(gè)接一個(gè)問題的解決，讓我不僅在設(shè)計(jì)上有了信心，讓我在工作、學(xué)習(xí)和生活上也有了信心，因?yàn)檫@讓我明白了一個(gè)道理：堅(jiān)持到底就會(huì)勝利。 26 第 十 章 致謝 本設(shè)計(jì)是在導(dǎo)師譚敏副教授的精心指導(dǎo)下完成的，在這近半年的畢業(yè)設(shè) 計(jì)過程中，導(dǎo)師深邃的專業(yè)眼光、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和兢兢業(yè)業(yè)的工作作風(fēng)使我受益匪淺，導(dǎo)師的教誨與啟迪使我受益終身。 感謝本論文軟件設(shè)計(jì)部分作者馬婧的極力幫助才能讓我們的畢業(yè)設(shè)計(jì)作品順利完成。感謝曾在實(shí)驗(yàn)室多次幫助過我的翁同玖同學(xué)。 在此謹(jǐn)向 所有幫助過我的人 以最衷心的感謝。 同時(shí)感謝我系電子教研室全體老師們的全力支持和幫助。 感謝學(xué)校能給我一個(gè)適合做畢業(yè)設(shè)計(jì)的環(huán)境場(chǎng)所。 感謝給予我?guī)椭呐笥褌儯俅胃兄x您們！ 張悅龍 2020 年 5 月 27 日 27 參考文獻(xiàn) [1] 孫建偉 , 楊照宏 . 基于 ADC 和 FPGA 脈沖信號(hào)測(cè)量設(shè)計(jì) [J]. 電子元器件應(yīng)用 . 2020,(04):45. [2] 康華光 . 電子技術(shù)基礎(chǔ)模擬部分（第五版 ） [M]. 高等教育出版社 . 2020 年 1 月 . [3] 潘松，黃繼業(yè) . EDA 技術(shù)實(shí)用教程（第三版） [M]. 科學(xué)出版社 . 2020年 9 月 . [4] 康占義 . 基于 FPGA 的低頻數(shù)字相位測(cè)量?jī)x的設(shè)計(jì) [J]. 中國(guó)科技信息 2020年第 8 期 :136138. [5] 康華光 .電子技術(shù)基礎(chǔ)數(shù)字部分（第五版） [M]. 高等教育出版 社 . 2020 年 1 月 . [6] 聶偉 , 王昭輝 , 湯作偉 . 基于 FPGA 的數(shù)字調(diào)制器的實(shí)現(xiàn) [J]. 實(shí)驗(yàn)技術(shù)與管理 , 2020,(09):8992. [7] 潘松 . SOPC 技術(shù)實(shí)用教程 [M]. 清華大學(xué)出版社 . 2020 年 3 月 . [8] Altera Device Package Information Data Sheet . Altera 公司 . [9] 宇野由麻子 , 大石基之 , 成英 . FPGA 產(chǎn)品市場(chǎng)現(xiàn)狀與展望 [J]. 電子設(shè)計(jì)應(yīng)用 , 2020,(12) . [10] 李景華，杜玉 遠(yuǎn) . 可編程邏輯器件與 EDA 技術(shù)［ M］ . 東北大學(xué)出版社 . 2020． [11] 趙雅興 . FPGA 原理、設(shè)計(jì)與應(yīng)用［ M］ . 天津大學(xué)出版社 . 1999. [12] 夏宇聞 . 復(fù)雜數(shù)字電路與系統(tǒng)的 VERILOGHDL 設(shè)計(jì)技術(shù)［ M］ . 北京航空航天大學(xué)出版社 . 1998. [13] 譚會(huì)生 , 瞿遂春 .EDA 技術(shù)綜合應(yīng)用實(shí)例與分析 [M]. 西安電子科技大學(xué)出版社 . 2020. [14] 潘松 , 王國(guó)棟 . VHDL實(shí)用教程 [M]. 電子科技大學(xué)出版社 . 2020. [15] 莫琳 . 基于 FPGA 的 等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) [J]. 現(xiàn)代電子技術(shù) .2020. [16] 毛智德 , 呂善偉 . 基于 FPGA 的等精度頻率計(jì)設(shè)計(jì) [J]. 電子測(cè)量技術(shù) . 2020. [17] 包明 ,趙明富 ,郭建華 . 基于 FPGA 的高速高精度頻率測(cè)量的研究 [J ] . 單片機(jī)與嵌入式系統(tǒng)應(yīng)用 . 2020:3133. [18] 馬忠梅 . 單片機(jī)的 C語言應(yīng)用程序設(shè)計(jì) [M ]. 北京航空航天大學(xué)出版社 . 2020. 28 附錄 附錄 一 28 位加法器設(shè)計(jì)（ VHDL） LIBRARY IEEE。 USE 。 USE 。 ENTITY ADDER28B IS PORT( A : IN STD_LOGIC_VECTOR(27 DOWNTO 0)。 B : IN STD_LOGIC_VECTOR(27 DOWNTO 0)。 S : OUT STD_LOGIC_VECTOR(27 DOWNTO 0) )。 END ADDER28B。 ARCHITECTURE behav OF ADDER28B IS BEGIN S = A + B 。 END behav。 附錄 二 28 位寄存器設(shè)計(jì)（ VHDL） LIBRARY IEEE。 USE 。 ENTITY REG28B IS PORT( LOAD : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(27 DOWNTO 0)。 DOUT : OUT STD_LOGIC_VECTOR(27 DOWNTO 0) )。 END REG28B。 ARCHITECTURE behav OF REG28B IS BEGIN PROCESS(LOAD,DIN) BEGIN IF LOAD39。EVENT AND LOAD = 39。139。 THEN —— 時(shí)鐘到來時(shí)，鎖存輸入數(shù)據(jù) DOUT = DIN。 END IF。 END PROCESS。 END behav。 附錄 三 8 位加法器設(shè)計(jì)（ VHDL） LIBRARY IEEE。 USE 。 USE 。 ENTITY ADDER8B IS PORT( A : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 B : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 S : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 29 )。 END ADDER8B。 ARCHITECTURE behav OF ADDER8B IS BEGIN S = A + B 。 END behav。 附錄 四 8 位寄存器設(shè)計(jì)（ VHDL） LIBRARY IEEE。 USE 。 ENTITY REG8B IS PORT( LOAD : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END REG8B。 ARCHITECTURE behav OF REG8B IS BEGIN PROCESS(LOAD,DIN) BEGIN IF LOAD39。EVENT AND LOAD = 39。139。 THEN —— 時(shí)鐘到來時(shí)，鎖存輸入數(shù)據(jù) DOUT = DIN。 END IF。 END PROCESS。 END behav。 附錄 五 ROM 設(shè)計(jì)（ VHDL） LIBRARY ieee。 USE 。 LIBRARY altera_mf。 USE 。 ENTITY DATAROM IS PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 inclock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 END DATAROM。 ARCHITECTURE SYN OF datarom IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 clock_enable_output_a : STRING。 init_file : STRING。 intended_device_family : STRING。 30 lpm_hint : STRING。 lpm_type : STRING。 numwords_a : NATURAL。 operation_mode : STRING。 outdata_aclr_a : STRING。 outdata_reg_a : STRING。 widthad_a : NATURAL。 width_a : NATURAL。 width_byteena_a : NATURAL )。 PORT ( clock0 : IN STD_LOGIC 。 address_a: IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 q_a : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 END COMPONENT。 BEGIN q = sub_wire0(7 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=ROM1, lpm_type = altsyncram, numwords_a = 256, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 8, width_a = 8, width_byteena_a = 1 ) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0 )。 END SYN。 31 附錄 六 波形數(shù)據(jù)表 附錄七 等精度頻率計(jì)設(shè)計(jì)（ VHDL） LIBRARY IEEE。 USE 。 USE 。 ENTITY f_test IS PORT( BCLK : IN STD_LOGIC。 標(biāo)準(zhǔn)頻率時(shí)鐘信號(hào) TCLK : IN STD_LOGIC。 待測(cè)頻率時(shí)鐘時(shí)鐘 CLR : IN STD_LOGIC。 清零和初始化信號(hào) CL : IN STD_LOGIC。 當(dāng) SPUL為高電平時(shí)， CL 為預(yù)置門控信號(hào)，用于測(cè)頻計(jì)數(shù)的時(shí)間控制， 當(dāng) SPUL 為低電平時(shí)， CL 為測(cè)脈寬控制信號(hào)， CL 高電平時(shí)測(cè)高電平脈寬， 低電平時(shí)測(cè)低電平脈寬 SPUL : IN STD_LOGIC。 測(cè)頻或測(cè)脈寬控制 START : OUT STD_LOGIC。 起始計(jì)數(shù)標(biāo)志信號(hào) 32 EEND : OUT STD_LOGIC。 由低電平變到高電平時(shí)指示脈寬計(jì)數(shù)結(jié)束 SEL : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 數(shù)據(jù)輸出選擇控制 DATA : OUT STD_LOGIC_VECTOR(7 DO