【導讀】介紹了等精度的多周期同步測頻原理,并對其測量精度和特。果，Designer進行布局布線，利用FlashPro和并口線下載到開發(fā)板上。利用AT89C51單片機與共陽極LED數(shù)碼管對測量結果進行動態(tài)顯示。利用74LS244三態(tài)緩沖器和三極管對電流進行放大，使得LED數(shù)碼管更亮。利用74LS14集成施密特觸發(fā)器的反相器進行信號的整形。1MHz，證明該設計方案切實可。導教師的指導下進行的研究工作及取得的成果。機構的學位或學歷而使用過的材料。行研究所取得的研究成果。除了文中特別加以標注引用的內(nèi)容。對本文的研究做出重要貢獻的個人和集體，均已在文中以明。本人完全意識到本聲明的法律后果由本人承擔。電子版，允許論文被查閱和借閱?？梢詫⒈緦W位論文的全部或部分內(nèi)容編入有關數(shù)據(jù)庫進行檢索，可以采用影印、縮印或掃描等復制手段保存和匯編本學位論文。涉密論文按學校規(guī)定處理。

　　

【正文】 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 29 爍感，動態(tài)顯示的效果和靜態(tài)顯示是一樣的，能夠節(jié)省大量的 I/O 端口，而且功耗更低 [14]。 單片機上電復位，初始化后進入動態(tài)顯示程序模塊，并不斷的循環(huán)，單片機外部中斷 2 與 FPGA 模塊的 ready 端口用導線連接，當 FPGA 完成計數(shù)和除法運算時， ready 端口出現(xiàn)負脈沖的跳變，此時單片機響應中斷請求，單片機進入中斷服務 子程序，在中斷子程序中，單片機讀取 FPGA 模塊送了的數(shù)值，把這 11 位 2 進制數(shù)轉換為 BCD 碼，并譯碼以便作為 LED的段 選信號。單片機動態(tài)顯示總體流程圖如圖 45 所示 。 上 電 復 位初 始 化動 態(tài) 顯 示中 斷 子 程 序外 部 中 斷是否 圖 45 動態(tài)顯示程序流程圖 單片機顯示硬件設計 AT89C51： ， ， ， 作為外部數(shù)據(jù)輸入端口， 作為外部中斷輸入端口。 P0 組端口作為 LED 的段選位， ， ， 作為 LED 的位選信號。 74LS244:利用其緩沖功能 對單片機輸出的段選信號電流進行放大，使數(shù)碼管顯示更亮 。 上電復位后單片機開始動態(tài)掃描顯示，此時顯示的是零，當單片機接到 FPGA 發(fā)出的中斷信號，單片機開始進行中斷子程序的操作，在中斷子程序中，單片機接收 FPGA 送來的數(shù)據(jù)，并進行 BCA 碼轉換，在譯碼轉換為段選信號，其連線與設計如圖 46 所示 [15]。 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 30 圖 46 顯示電路設計 在位選信號上， 利用三極管的放大功能對電流進行放大， 使數(shù)碼管顯示更 亮，器電阻參數(shù)選擇和設計如圖 47 所示。 圖 47 三極管電流放大電路 信號 整形 模塊 74LS14 是有施密特除法器的反 相器， 實現(xiàn)的邏輯非得功能， 其封裝引腳圖 如圖 46 所示 。 當輸入的信號不是邏輯量而是模擬信號時，信號 通過施密特除法器進行整形，既可變成方波，并且被整形的方波周期和占空比等都是不變的。實驗得，用一個施密特除法器進行波的整形時，所得到的方波并不理想不能被 FPGA 準確測量， 連續(xù) 用三個施密特除法器組合使用時，得到比較理想的方波信號，可以被 FPGA 準確測量。利用 74LS14 進行波的整形時優(yōu)點是免去了復雜的外部電路，使得總體電路變得清晰明了。 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 31 圖 46 74LS14 封裝圖 本章小結 本章主要介紹了顯示部分的單片機程序設計和硬件電路設計，并且介紹了利用 74LS14 進行波的整形。 在于 FPGA 進行連接前，編寫簡單的顯示驗證程序寫入單片機， LED 燈正常顯示。并利用示波器對 74LS14 所整形的波形進行觀察，得到較為理想的方波 ，其中各個芯片的 +5V 電源和 GND均由 EasyFPGA030 開發(fā)板引出 。 結果 證明此硬件電路板設計可靠。 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 32 第 5章 總體設計驗證 本 章主要介紹硬件調(diào)驗證，通過驗證找到并發(fā)現(xiàn)設計制作的不足，并加以改進。 調(diào)節(jié)信號發(fā)生器，發(fā)出三角波，峰峰值為 ，加上直流電平，使得信號大于 0V。分別發(fā)出 Hz 級和 KHz 級的的信號。通過探針輸入到74LS14 的一個輸入端，經(jīng)過 74LS14 集成的三個施密特除法器，輸出到FPGA 的被測量信號端口。 如圖 51,52 所示。 圖 51 實驗驗證 一 從圖 51 看出， 信號發(fā)生器發(fā)出信號的頻率是 ,測得的頻是6Hz。 圖 52 實驗驗證 二 從圖 52 看出， 信號發(fā)生器發(fā)出信號的頻率是 ，測 得的頻率是 4KHz。 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 33 調(diào)試驗證過程中出現(xiàn)的問題和改進方案： 問題一、連線沒有錯誤，但單片機上電時 LED 卻沒能正確顯示。 解決方案：通過萬用表檢測，發(fā)現(xiàn)個別段選信號電平不正確，是由于某些管腳松動造成的，補些焊錫得以解決。 問題二、測量得出一個隨機數(shù)。 解決方案：當輸入的被測信號不是較為理想的方波時，便會產(chǎn)生此現(xiàn)象。起初利用一個施密特觸發(fā)器，通過示波器檢測，發(fā)現(xiàn)所得方波并不理想，通過連續(xù)使用三個 74LS14 上集成的施密特觸發(fā)器才得到較為理想的方波。 問題三、 LED 燈亮度不夠 解決方案：限流電阻過大，減小限流電阻 參數(shù)值。 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 34 結 論 能夠實現(xiàn)從 1Hz1KHz， 1KHz1MHz 的頻率測，基本完成課題要求 。 計數(shù)器設計 ： 在使用 Libero 軟件輸入 VerilogHDL 語言進行邏輯功能描述，在 VerilogHDL 語言中許多語句例如： initial語句塊， forever 語句塊，延時語句， for, while, repeat 等許多語句是不能被綜合的，在編寫 源程序是并不會出現(xiàn)語法錯誤，而且在綜合前仿真，仿真出的時序邏輯圖都是非常理想的 ， 但綜合后仿真，這出現(xiàn)了邏輯混亂。因此每個模塊都需要通過時鐘來控制實現(xiàn)所要求的邏輯功能。 除法 器設計： FPGA 即現(xiàn)場可編程邏輯門陣列，有著強大的邏輯處理功能，然而對于數(shù)據(jù)運算處理卻比較弱，除法同樣也是不能被綜合器綜合的，因此要編寫源程序實現(xiàn)除法運算。 此除法器利用的是最基本的除法算法，即利用減法來做除法運算。優(yōu)點是算法原理簡單容易用 FPGA 編程實現(xiàn)，但缺點運算效率低。 整形電路：試著通過用 VerilogHDL 語言來編寫過零比較器，直接用FPGA 來 做信號整形，但由于 FPGA 的 I/O 口輸入輸出的都是邏輯高低電平，而不能識別模擬輸入信號，因此 FPGA 在做信號整形時必須先通過A/D 轉換，因此增加了電路的復雜性 。所以后來選擇 74LS14 集成施密特觸發(fā)器的反相器來做信號整形。 顯示電路： 方案一、通過用 VerilogHDL 語言直接編寫動態(tài)顯示程序來控制 LED 數(shù)碼管的顯示。方案二、 FPGA 與單片機相連，利用單片來控制LED 數(shù)碼管進行動態(tài)顯示。方案一實現(xiàn)簡單，無需任何外部硬件電路，只需編寫程序下載到 EasyFPGA030 進行顯示。方案二實現(xiàn)相對復雜，因為需要焊接外部電路，還需單片機編程，更重要的是要實現(xiàn)單片機與 FPGA 之間實現(xiàn)通信。 在此次設計過程中由于經(jīng)驗不足，所以總體設計還有些瑕疵。在 測頻過程中只能測出 1Hz 和 1KHz 的整數(shù)倍， 不能測出小數(shù)。原因出現(xiàn)在計數(shù)之后的數(shù)據(jù)處理部分，使用 VerilogHDL 編寫的除法器做除法運算時，只能得到商和余數(shù)，而不能得到二進制表示的小數(shù)，因此 在后面的顯示時把余數(shù)給忽略了，所以 只能測出基礎頻率的整數(shù)倍。 FPGA 并不善于數(shù)據(jù)處理，一般需要外加數(shù)據(jù)處理芯片，比如 Atmel公司就推出專門針對 FPGA 的數(shù)據(jù)處理芯片 NIOS。 在 Libero 集成開發(fā)環(huán)境中把一些芯片做成軟核 ，可以嵌哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 35 入到 FPGA 中。 由于第一次使用 Libero 軟件，而且在相關資料中，對軟核的介紹也不多，所以在進行數(shù)據(jù)處理是沒有考慮到這點。 此設計只能對 1Hz1MHz 的頻率進行測量，而不能測量信號的占空比，脈寬，周期的測量。如果能加入這些功能，會使設計更趨于完整。若加入這些功能，單片機便不僅僅是控制顯示，而且對 FPGA 進行輸入控制，控制 FPGA 去完成哪個測量。 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 36 致 謝 本課題是在李劍鋒導師 親切關懷和悉心指導下完成的，導師以淵博的學識和嚴謹?shù)闹螌W態(tài)度，為學生開拓了研究視野，豐富了專業(yè)知識。先生謙遜無私的高尚品質、樸實真誠的做人原則和一絲不茍的敬業(yè)精神，對學生將永遠的鞭策。在我畢業(yè)設計期間， 李 老師在學習、生活上都給予了我極大的關懷和鼓勵。從 論文選題、實驗仿真到最后論文的撰寫， 李 老師都做了悉心的指導，并提出了許多寶貴的建議。藉此完成之際，借此機會謹向尊敬的 李 老師致以最衷心的感謝 ! 感謝論文中參考的參考文獻的作者；對于提供論文中隱含的上述提及的支持者以及研究思想和設想的支持者表示感謝。 特別感謝研究所實驗室老師和師兄、師姐為我論文的完成提供了許多幫助。感謝我的同學和朋友的支持和幫助！ 在求學期間，我的親屬和朋友對我給予了無微不至的關懷，對此，我也表示深深的感謝！ 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 37 參考文獻 1. 劉德亮 ， 王竹林 ， 尉 廣軍 .基于 FPGA 高精度頻率測量儀的設計 .軍械工程學院導彈工程系 課程設計 .20xx:4245 2. 曾任賢 .基于 FPGA 數(shù)字頻率計的研究與實現(xiàn) . 南昌工程學院電氣與電子工程系 學報 .20xx:3036 3. 徐輝 ， 王祖強 ， 王照君 .基于高速串行 BCD 碼除法的數(shù)字頻率計的設計電子技術應用 .20xx:6167 4. 徐成 ， 劉彥 ， 李仁發(fā) .一種全同步數(shù)字頻率測量方法的研究 1電子技術應用 .20xx:4346 5. 鄧樹申 ， 胡先權 .等進度數(shù)字頻率計設計 .重慶師范學報 .1999:2125 6. 唐亞平 ， 王學梅 .基于 FPGA 的等精度數(shù)字頻率計的 設計 .電子元件應用 .20xx:5456 7. 王永良 .基于 FPGA 的同步測周期高精度數(shù)字頻率計的設計 .電子設 計應用 .20xx:7476 8. 田開坤 ， 劉穎 .一種高性價比等精度數(shù)字頻率計方案設計 .應用天地 .20xx:6669 9. 包明 ， 趙明富 ， 郭建華 .基于 FPGA 的高速高精度頻率測量的研究 .單片機及嵌入式系統(tǒng)應用 .20xx:3035 10. 戈亮 ， 楊柳濤 .新穎等精度數(shù)字頻率計設計 .上海船舶運輸科學研究所學報 .20xx:3540 11. 謝小東 ， 李良超 .基于 FPGA 的等精度數(shù)字頻率計設計 .實驗科學與技術 .20xx:6467 12. 徐輝 ， 王祖強 ， 王照君 .基于高速串行 BCD 碼除法的數(shù)字頻率計的設計 .電子技術應用 .20xx:6167 13. 徐成 ， 劉彥 ， 李仁發(fā) .一種全同步數(shù)字頻率測量方法的研究 .電子技術應用 .20xx:3843 14. 徐文波 .FPGA 開發(fā)實用教程 .清華大學出版社 .20xx 15. 閻石 .數(shù)字電子技術基礎 .高等教育出版社 .20xx 16. 謝浪清 .高速等精度頻率測量的研究 .中國科技信息 .20xx 17. 李紅剛 ， 張素萍 ， 楊林楠 .基于 FPGA 的高速等精度頻率測量系統(tǒng)設計 .微計算機信息 .20xx:2530 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 38 18. 王海 ， 周渭 ， 宣宗強 .高精度頻率測量技術及其實現(xiàn) .系統(tǒng)工程 與電子技術 .20xx:2126 19. 王慧 .基于 FPGA 高速高精度頻率測量系統(tǒng)的實現(xiàn) .傳感器世界 .20xx:2630 20. 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