【導(dǎo)讀】計手段，已經(jīng)廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域。電子設(shè)計自動化是一。作為工作平臺，促進(jìn)了工程發(fā)展。數(shù)字頻率計是一種基本的測量儀器。它被廣泛應(yīng)用與航天、電子、測控等領(lǐng)。采用等精度頻率測量方法具有測量精度保持恒定，不隨所測信號的變化而變。本文首先綜述了EDA技術(shù)的發(fā)展概況，VHDL語言的歷史及其優(yōu)點(diǎn)，QUARTUSⅡ集成開發(fā)環(huán)境進(jìn)行編輯、綜合、波形仿真，并下載到FPGA器件中，經(jīng)實(shí)際電路測試，仿真和實(shí)驗(yàn)結(jié)果表明，該頻率計有較高的實(shí)用性和可靠性。

　　

【正文】 47 測頻 \周期控 制模塊仿真圖 頻率 \周期測量模塊 測頻常用方法 （ 1）直接測頻法：把被測頻率信號經(jīng)整形電路處理后加到閘門的一個輸入端，只有在閘門開通時間 T（以秒計）內(nèi)，被計數(shù)的脈沖送到十進(jìn)制計數(shù)器進(jìn)行計數(shù)。 （ 2）組合測頻法：是指在高頻時采用的直接測頻法，低頻時采用直接測量周期法測信號的周期，然后換算成頻率。 （ 3）倍頻法：是指把頻率測量范圍分成多個頻段，使用倍頻技術(shù)，根據(jù)頻段設(shè)置倍頻系數(shù)，將經(jīng)整形的低頻信號進(jìn)行倍頻后再進(jìn)行測量，對高頻段則直接 19 進(jìn)行測量。被頻法較難實(shí)現(xiàn)。 （ 4）等精度測頻法 測周期常用方法 （ 1）直接周期測量法：用被測信號經(jīng)放大整形后形成的方波信號直接控制計數(shù)門控電路，使主門開放時間等于信號周期 Tx，時標(biāo)為 Ts 的脈沖在主門開放時間進(jìn)入計數(shù)器。設(shè)在 Tx 期間計數(shù)值為 N，可以根據(jù)以下公式來算得被測次你好周期： Tx=N*Ts 經(jīng)誤差分析，可得結(jié)論：用該測量法測量時，被測信號的頻率越高，測量越大。 （ 2） 等精度周期測量法：該方法在測量電路和測量精度上與等精度頻率量 完全相同，只是在進(jìn)行計算時公式不同，用周期 1/T 代換頻率 f即可，其計公式為： Tx=（ Ts*Ns） /Nx 頻率 \周期測量步驟 CHKFFINCHOI SFOU TFINins t 圖 48自校 /測試頻率選擇模塊圖 F O U T ~1C H KFC H O I SF O U TF I NF O U T ~2F O U T ~0 圖 49 自校 /測試頻率選擇模塊邏輯圖 20 C LK2FSDCNLPU LC LKOU TGAT Eins t 圖 410 計數(shù)器二頻率切換模塊 (1) 令 TF=0，選擇等精度測頻，然后在 CONTRL 的 CLR端加一正脈沖信號以完成測試電路狀態(tài)的初始化。 (2) 由預(yù)置門控信號將 CONTRL 的 START 端置高電平，預(yù)置門開始定時，此時由被測信號的上沿打開計數(shù)器 CNT1 進(jìn)行計數(shù)，同時使標(biāo)準(zhǔn)頻率信號進(jìn)入計數(shù)器 CNT2。 (3) 預(yù)置門定時結(jié) 束信號把 CONTRL 的 START 端置為低電平 (由單片機(jī)來完成 )，在被測信號的下一個脈沖的上沿到來時， CNT1 停止計數(shù)，同時關(guān)斷 CNT2對 fs 的計數(shù)。 (4) 計數(shù)結(jié)束后， CONTRL 的 EEND 端將輸出低電平來指示測量計數(shù)結(jié)束，單片機(jī)得到此信號后，即可利用 ADRC()、 ADRB()、 ADRA()分別讀回CNT1 和 CNT2 的計數(shù)值，并根據(jù)等精度測量公式進(jìn)行運(yùn)算，計算出被測信號的頻率或周期值。 自校 /測試頻率選擇模塊及計數(shù)器二頻率切換模塊仿真 圖 411 自校 /測試頻率選擇模塊仿真 21 圖 412 計數(shù)器二頻率切換模塊仿真 脈寬測量模塊 脈沖測量原理 FINST AR TCLREN DDPU LCON TRL2inst 圖 413脈寬、占空比控制模塊圖 01DE N AQP R EC L RA [ 2 . . 0 ]B [ 2 . . 0 ]O U TE Q U A LA [ 2 . . 0 ]B [ 2 . . 0 ]O U TE Q U A LDE N AQP R EC L RDE N AQP R EC L R111E q u a l 11 39。 h 0 3 39。 h 3 A0Q Q [ 2 ]F I NS T A R TCLRE N D DP U LF2Q Q [ 1 ]E q u a l 01 39。 h 0 3 39。 h 2 Q Q [ 3 ] 圖 414 脈寬、占空比控制模塊邏輯圖 在進(jìn)行脈沖寬度測量時，首先經(jīng)信號處理電路進(jìn)行處理，限制只有信號的50%其以上部分才能輸入數(shù)字測量部分。脈沖邊沿被處理得非常陡峭，然后送入測量計數(shù)器進(jìn)行測量。測量電 路在檢測到脈沖信號的上升沿時倒開計數(shù)器，在下降沿時關(guān)閉計數(shù)器，設(shè)脈沖寬度為 Twx，計算公式為： Twx=Nx/fs 22 測量脈沖寬度的工作步驟 (1) 向 CONTRL2 的 CLR 端送一個脈沖以便進(jìn)行電路的工作狀態(tài)初始化。 (2) 將 GATE 的 CNL 端置高電平，表示開始脈沖寬度測量，這時 CNT2 的輸入信號為 FSD。 (3) 在被測脈沖的上沿到來時， CONTRL2 的 PUL 端輸出高電平，標(biāo)準(zhǔn)頻率信號進(jìn)入計數(shù)器 CNT2。 (4) 在被測脈沖的下沿到來時， CONTRL2的 PUL 端輸出低電平，計數(shù)器 CNT2被關(guān)斷。 (5) 由單片機(jī)讀出計數(shù)器 CNT2 的結(jié)果，并通過上述測量原理公式計算出脈沖寬度。 CONTRL2 子模塊的主要特點(diǎn)是：電路的設(shè)計保證了只有 CONTRL2 被初始化后才能工作，否則 PUL 輸出始終為零。 只有在先檢測到上沿后 PUL 才為高電平，然后在檢測到下沿時， PUL輸出為低電平； ENDD 輸出高電平以便通知單片機(jī)測量計數(shù)已經(jīng)結(jié)束；如果先檢測到下沿， PUL 并無變化；在檢測到上沿并緊接一個下沿后， CONTRL2 不再發(fā)生變化直到下一個初始化信號到來。占空比的測量方法是通 過測量脈沖寬度記錄 CNT2 的計數(shù)值 N1，然后將輸入信號反相，再測量脈沖寬度，測得 CNT2 計數(shù)值 N2 則可以計算出占空比： 占空比 =N1/（ N1+N2） *% 脈沖測量模塊仿真 圖 415脈沖測量模塊仿真 占空比測量模塊 對于占空比 K 的測量，可以通過測量正反兩個脈寬的計數(shù)值來獲得。設(shè)正脈 23 寬的計數(shù)值 N1，對負(fù)脈寬的計數(shù)值為 N2，則周期計數(shù)值為 N1+N2，于是 K 為： K=N1/（ N1+N2） *100% 計數(shù)器模塊 計數(shù)器原理 圖 416所示的計數(shù)器 CNT1/CNT2 是 32位二進(jìn)制計數(shù)器，通過 DSEL 模塊的控制單片機(jī)可分 4 次將其 32 位數(shù)據(jù)全部讀出。 圖 416計數(shù)部件模塊圖 A [ 3 1 . . 0 ]B [ 3 1 . . 0 ]O U T [ 3 1 . . 0 ]A D D E RD QP R EE N AC L RCLKCLRQ [ 3 1 . . 0 ]C N T [ 3 1 . . 0 ]A d d 03 2 39。 h 0 0 0 0 0 0 0 1 圖 417 計 數(shù)模塊邏輯圖 24 計數(shù)器模塊仿真 圖 418 計數(shù)器模塊仿真 25 結(jié) 論 本設(shè)計對等精度頻率計進(jìn)行了系統(tǒng)的設(shè)計。首先介紹了 頻率測量的一般 方法，著重介紹等精度測頻原理并進(jìn)行了誤差分析，利用等精度測量原理，通過FPGA 運(yùn)用 VHDL 編程，利用 FPGA(現(xiàn)場可編程門陣列 )芯片設(shè)計了一個 8位數(shù)字式等精度頻率計，該頻率計的測量范圍為 120MHZ,利用 QUARTUS Ⅱ 集成開發(fā)環(huán)境進(jìn)行編輯、綜合、波形仿真 ，仿真和實(shí)驗(yàn)結(jié)果表明，該頻率計有較高的實(shí)用性和可靠性，達(dá)到預(yù)期的結(jié)果。和傳統(tǒng)的頻率計相比，利用 FPGA 設(shè)計的頻率計簡化了電路板設(shè)計，提高了系統(tǒng)設(shè)計的實(shí)用性和可靠性，實(shí)現(xiàn)數(shù)字系統(tǒng)的軟件化，這也是數(shù)字邏輯設(shè)計的趨勢。 本次畢業(yè)設(shè)計中，我除了對相關(guān)的專業(yè)知識以及相關(guān)的實(shí)驗(yàn)操作進(jìn)行了回顧，還有許多其他的收獲， 比如對 VHDL 編程和 QUARTUS Ⅱ 集成開發(fā)軟件的了解和使用上都有了巨大提高， 這次畢業(yè)設(shè)計不但讓我對本專業(yè)的相關(guān)基礎(chǔ)知識進(jìn)行了很好的復(fù)習(xí)，還對原由書本上的知識進(jìn)行了拓展和延伸，畢業(yè)設(shè)計不但鍛煉了我的動手能力，也鍛煉了我處理問題的能力，并且學(xué)會了許多新的知識。 26 參 考 文 獻(xiàn) [1] 包 明 . EDA 技術(shù)與數(shù)字系統(tǒng)設(shè)計 [M ].北京 :北京航空航天大學(xué)出版社 , 2020. [2]潘 松 ,黃繼業(yè) . EDA 技術(shù)實(shí)用教程 第二版 [M ].科學(xué)出版社 , 2020. [3]Altera Corp. Nios II Development Board Data Sheet[M ]. Altera, 2020. [4]Michael D. Ciletti. 張雅綺等譯 . Verilog HDL 高級數(shù)字設(shè)計 [M ]. 電子工業(yè)出版社 , 2020. [5]譚會生 . EDA 技術(shù)及應(yīng)用 [M ]. 西安電子科技大學(xué)出版社 , 2020. [6]林占江 ,林放 . 電子測量儀器原理與應(yīng)用 [M ]. 電子工業(yè)出版社 , 2020. [7]潘松 ,黃繼業(yè) . EDA 技術(shù)與 VHDL [M ]. 清 華大學(xué)出版社 , 2020. [8]陳忠平，高金定，高見芳 .基于 Quarters II的 FPGA/CPLD設(shè)計與實(shí)踐 [M ]. 電子工業(yè)出版社， 2020. [9]金西 . VHDL 與復(fù)雜數(shù)學(xué)系統(tǒng)設(shè)計 [M ]. 西安 :西安電子科技大學(xué)出版社 , 2020. [10]徐文波 .FPGA 開發(fā)實(shí)用教程 .清華大學(xué)出版社 .2020. [11]鄭亞民，董嘵舟 . 可編程邏輯器件開發(fā)軟件 Quartus II [M ].國防工業(yè)出版社， 2020. 27 致 謝 附 錄 I 主要 VHDL 源程序 等精度頻率計測試模塊 LIBRARY IEEE。 USE 。 USE 。 ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC。 28 START, CLRTRIG, FSTD, TF: IN STD_LOGIC。 SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 EEND: OUT STD_LOGIC。 CPBZ ENDD: OUT STD_LOGIC)。 END ENTITY DJDPLJ。 ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS 自校 /測試頻率選擇模塊例化 PORT(CHKF, FIN, CHOIS: IN STD_LOGIC。 FOUT: OUT STD_LOGIC)。 END COMPONENT FIN。 COMPONENT CONTRL IS 測頻、周期控制模塊例化 PORT(FIN, START, CLR, FSD: IN STD_LOGIC。 CLK1,EEND, CLK2, CLRC: OUT STD_LOGIC)。 END COMPONENT CONTRL。 COMPONENT CNT IS 計數(shù)模塊的例化 PORT(CLK, CLR: IN STD_LOGIC。 Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。 END COMPONENT CNT 。 COMPONENT CONTRL2 IS 測脈寬、占空比控制模塊例化 PORT(FIN, START, CLR: IN STD_LOGIC。 ENDD, PUL: OUT STD_LOGIC)。 END COMPONENT CONTRL2。 COMPONENT GATE IS 計數(shù)器二頻率切換模塊例化 PORT(CLK2, FSD, CNL, PUL: IN STD_LOGIC。 CLKOUT: OUT STD_LOGIC)。 END COMPONENT GATE。 SIGNAL INCLK: STD_L