【導(dǎo)讀】立進行研究所取得的成果。除文中已經(jīng)注明引用的內(nèi)容外，本論文不。究作出重要貢獻的個人和集體，均已在文中以明確方式標(biāo)明。的法律責(zé)任由本人承擔(dān)。保存論文和匯編本學(xué)位論文。頻率檢測是電子測量領(lǐng)域的最基本也是最重要的測量之一。本課題的等精度數(shù)字頻率計設(shè)計，采用當(dāng)今電子設(shè)計領(lǐng)域流行的EDA. 芯片EPM7128SLC84―15完成各種時序邏輯控制、計數(shù)功能。控制數(shù)碼管的顯示輸出。系統(tǒng)將單片機AT89C51的控制靈活性及CPLD芯片?？煽啃愿撸瑴y頻范圍寬、精度高等優(yōu)點。CPLD的軟件編程設(shè)計。使用以GW48一CKEDA實驗開發(fā)系統(tǒng)為主的實驗環(huán)境。真和硬件驗證，達到了較高的測量精度和測量速度。

　　

【正文】 s11ART,CLRTluGFSTD,TF： INLOGIC； SEL： INSTDLOGIC DOWNTO∞： vECTOR 2 oo： OUTSTDLoGIc DOWNTO VEClD 戳 7 0 ； STDLOGIC： 《 PBZ EEND： OUT ENDD： 0UTsTDLOGICk END 日 q11TYDJDPU： JR 正 ARTDJDPLJIS ARCHlTECrIOF COMPONENTFnqIS STDLOGIc： PORT CHKF,FIN． CHOIS： IN FOUT． oLrrSTD LoGICk ENDCOM 鼢 IENTFIN： COMPONENTCONTRLIS PORT FIN， START,CL＆ FSD： INSTD_LOGIC； CLKl， EEND， CLK2， CLI 匯： OUT STD_LOGIC ； ENDCOh 皿， 0NENTCONTRL： coMPoNENTCNTlS STDLOGIC： PORT CLK,CLR： nq DOWNTO Q： OUT 0 ； STD_LOGIC_VECTOR 31 2l 山東大學(xué)碩士學(xué)位論文 ENDcoMPoNENTCNT： CONTRIr2fS coMPONENT PORTiFIN， START,CLR： IN STD_LOGlC； sTD ENDD， PUL： OUTUOGIC ； END CoMPONENTCoNTRL2： COMPoNENTG 肥 lS PORT CLK2， FSD39。CNL， PUL： INSTD_LOGIC； CLKoUT． oUTSTD LOGIC ； ENDCOMPONENTGATE： INCLK： STD SIGNAL LoGIC； SIGNALFOUtCLELC： STD LOGIC； SIGNALCLKl， CLl 2。 CLKOUT’ PUL： STDL13G1C； SIGNAL DOWNl39。o LOGIC_VECTOR 310 ； Ql， Q2： STD BEGIN DOWNTOWHENSEL竹 000“ oo 一 Ql 7 O 81 SEL ”001”ELSE ELSE DOWNToWHEN QI 15 DoWNTo SEL ”010”ELSE Q1 23 16 WHEN sEL2”011”ELSE Ql 31DOWNlD24 WHEN DoWNTOWHENSEL竹 100” ELSE Q2 7 0 DOWNlD81 WHENSEL ”lOl”ELSE Q2 15 DoWNTo sEL ”110”ELSE Q2 23 16 wHEN DOWNTO SEL2“1l l“ELSE Q2 31 24 WHEN ” 00000000”： FENPIN： PROCESS FSTD IS BEGIN IF FSTD’l’T1 EN FSTD‘EVENTAND INCLK： 礬 CLK NOT ENDIF； ENDPRoCESS FENPIN； PORT FCH： FIN Fs 肛 INCLk CON： CONTRLPORTMAP FIN： FOUtSTART START,CLR CLRTRIG 。 PORT CONTl： CNT MAP CLK CLKl， CLR ?！?LRC， Q ． Q1 ； PORT CONl2： CNTMAP CLK CLKOL 嘎 CLR CLRC， Q Q2 ； CoN2： CONTRL2PORT PUL9PUL． ENDD ENDD ； PORT GATEl： GATEMAP CLK2 cLK2。 FSD INCLkCNL2 TF39。 PUbPULCLKOUp CLKOUn： ENDARCHITECTUREART； 山東大學(xué)碩士學(xué)位論文 3． 2． 5 各子功能模塊設(shè)計 一計數(shù)模塊 CNT． VHD： LIBRARYIEEE： LoGIC USEIEEE． S7rD 1164． ALL： LOGIC USEIEEE． STD UNSlGNED． ALL： ENTITyCNTIS PORT CLK． CLR： INSTD_LOGIC； DOWNTO O ； Q： ouTSTD_LOGIc__VECTOR 31 ENDENTn． Y CNT； CNTlS ARCHlTECTUREARToF DOWNTO SIGNALCNT： STD_LOGIc__VECTOR 310 ； BEGIN PRocESS CLKCLR IS BEGIN IFCLR_’ 1’ THENCNT “ 00000000000000000000000000000000”： ELSIFCLK． EVENTANDCLKdl’ THENCNT CNT+l： ENDIF； END PROCESS； Q CNT； 日 qDARCHITECTI 瓜 E ART； 一測頻、周期控制模塊 CONTRL．Ⅷ D UBRARYlEEE： USEIEEE． STDLOGlC 1164． ALL； ENTITYCoNTRLIS PORT FIN． START,CL＆ FSD： INSTD_LOGIC； CLKl， EEND， CLK2， CLRC： OUTSTD_LOGIC ； ENDENTIryCONTRL： ARCHITEcTUREARTOFCoNrRI． IS SIGNAL hSTD_LOGIC；， BEGIN PRoCESs FIN， CLamp。START IS BEGrN IFCLR 39。1’THEN I 39。0’； ELSIFFIN’EVENTANDFIN 39。I’THEN l《 2s139。ART； 呻 IF； ’ END PRoCESS； CLRC ．℃ L 融 EEND 2I； CLKI FINAND l： CLK2《 FSDAND I； 山東大學(xué)碩士學(xué)位論文 _l 一 _。 ______l_lI___●?！??！?。 ENDARCHITECTUREART； 一測脈寬、占空比控制模塊 CONTRL2． VIIi LIBRARYIEEE； IEEE． STD 164． ALL； USE LOGIc1 USE IEEE． STD_LOGIC』肘 SIGNED． ALL； IS ENllTYCONTRL2 STD_LOGIC； PORT FIN， START,CLR： IN STD ENDD， PUL： OUTLLM31C ； EN”TY END CoNTRL2； CoNTRL2IS ARCHlⅡ’ c11JREARTOF DOWNTO SIGNAL 1 ； ： STD_LOGIcVEcl39。oR 3 SIGNAL LOGIC； A0。 B0， CO， F2： STD SIGNAL DOWNTOO ； S： STD_LOGlC_VECTOR 1 BEGIN s o ． OQ 3 ； so 瑚 2 ； PROCESS START,S IS BEGDJ IFSTART― I。 11 ENF2 FIN； F2