【正文】 11 ENF2 FIN； F2 NOT。oR 3 SIGNAL LOGIC； A0?！?。 ______l_lI___●。I’THEN l《 2s139。1’THEN I 39。 PUbPULCLKOUp CLKOUn： ENDARCHITECTUREART； 山東大學碩士學位論文 3． 2． 5 各子功能模塊設(shè)計 一計數(shù)模塊 CNT． VHD： LIBRARYIEEE： LoGIC USEIEEE． S7rD 1164． ALL： LOGIC USEIEEE． STD UNSlGNED． ALL： ENTITyCNTIS PORT CLK． CLR： INSTD_LOGIC； DOWNTO O ； Q： ouTSTD_LOGIc__VECTOR 31 ENDENTn． Y CNT； CNTlS ARCHlTECTUREARToF DOWNTO SIGNALCNT： STD_LOGIc__VECTOR 310 ； BEGIN PRocESS CLKCLR IS BEGIN IFCLR_’ 1’ THENCNT “ 00000000000000000000000000000000”： ELSIFCLK． EVENTANDCLKdl’ THENCNT CNT+l： ENDIF； END PROCESS； Q CNT； 日 qDARCHITECTI 瓜 E ART； 一測頻、周期控制模塊 CONTRL．Ⅷ D UBRARYlEEE： USEIEEE． STDLOGlC 1164． ALL； ENTITYCoNTRLIS PORT FIN． START,CL＆ FSD： INSTD_LOGIC； CLKl， EEND， CLK2， CLRC： OUTSTD_LOGIC ； ENDENTIryCONTRL： ARCHITEcTUREARTOFCoNrRI． IS SIGNAL hSTD_LOGIC；， BEGIN PRoCESs FIN， CLamp?！?LRC， Q ． Q1 ； PORT CONl2： CNTMAP CLK CLKOL 嘎 CLR CLRC， Q Q2 ； CoN2： CONTRL2PORT PUL9PUL． ENDD ENDD ； PORT GATEl： GATEMAP CLK2 cLK2。o LOGIC_VECTOR 310 ； Ql， Q2： STD BEGIN DOWNTOWHENSEL竹 000“ oo 一 Ql 7 O 81 SEL ”001”ELSE ELSE DOWNToWHEN QI 15 DoWNTo SEL ”010”ELSE Q1 23 16 WHEN sEL2”011”ELSE Ql 31DOWNlD24 WHEN DoWNTOWHENSEL竹 100” ELSE Q2 7 0 DOWNlD81 WHENSEL ”lOl”ELSE Q2 15 DoWNTo sEL ”110”ELSE Q2 23 16 wHEN DOWNTO SEL2“1l l“ELSE Q2 31 24 WHEN ” 00000000”： FENPIN： PROCESS FSTD IS BEGIN IF FSTD’l’T1 EN FSTD‘EVENTAND INCLK： 礬 CLK NOT ENDIF； ENDPRoCESS FENPIN； PORT FCH： FIN Fs 肛 INCLk CON： CONTRLPORTMAP FIN： FOUtSTART START,CLR CLRTRIG 。CNL， PUL： INSTD_LOGIC； CLKoUT． oUTSTD LOGIC ； ENDCOMPONENTGATE： INCLK： STD SIGNAL LoGIC； SIGNALFOUtCLELC： STD LOGIC； SIGNALCLKl， CLl 2。下面將給出由 VHDL 語言實現(xiàn)的頂層模塊程序。 3． 2． 4 本系統(tǒng) CPLD 模塊的頂層設(shè)計 在本測頻系統(tǒng)中，對標準頻率信號和被測信號進行測試功能的工作nhCPLD 來完 成。 運用 VHDL 語言設(shè)計系統(tǒng)一般采用自頂向下分層設(shè)計的方法，首先從系統(tǒng)級功能 設(shè)計開始，對系統(tǒng)高層模塊進行行為描述和功能仿真。其設(shè)計描述可以是描述電路具體組成的結(jié)構(gòu)描述，也 可以是描述電路功能的行為描述。 3． 2． 3 VHDL 語言簡介 非常高度迅速綜合的電路的縮寫 是 IEEE 標準化的硬件描述語言，并且已經(jīng)成為系統(tǒng) 描述的國際公認標準，得到眾多 EDA 公司的支持。最后是進行版圖設(shè)計，即將電路圖轉(zhuǎn)化成版圖。接著進行電路設(shè)計， 邏輯圖將進一步轉(zhuǎn)化成電路圖。這個結(jié)構(gòu)可能包括算術(shù)運算單元、控制單元、數(shù)據(jù)通道、各種算法 狀態(tài)機等。確定該電子系統(tǒng)或VLSI 芯 片的功能、性能及允許的芯片面積和成本等。圖 3― 3 所示為電子系統(tǒng)的兩種不同設(shè)計方法的步驟。家 提供通用芯片，整機系統(tǒng)用戶 采用這些芯片組成電子系統(tǒng)的“ bottomup4 自底向上 方法改變?yōu)橐环N新的“ topdown’ 自頂向下 設(shè)計方法。半導體集成電路己由早期的單元集成、部件電路集成發(fā)展到 整機電路集成和系統(tǒng)電路集成。這樣設(shè)計出的電子系統(tǒng)所 用元件的種類和數(shù)量均較多，體積與功耗大，可靠性差。自頂向下”與。現(xiàn)在，只要擁有一臺計算機、一套相應(yīng)的 EDA 軟件和空白的可編程邏輯器件芯片，在實驗室里就可以完成數(shù)字系統(tǒng)的設(shè)計和生產(chǎn)。圖 3―2 所示為電 子系統(tǒng)的傳統(tǒng)設(shè)計方法和基于芯片的設(shè)計方法。這樣不僅可以通過芯片設(shè)計實現(xiàn)多 種數(shù)字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計和電路板設(shè) 計的工作量和難度，從而有效的增強了設(shè)計的靈活性，提高了工作效率。利 用 EDA 工具，采用可編程器件，通過設(shè)計芯片來實現(xiàn)系統(tǒng)功能，這種方法稱為基于芯 片的設(shè)計方法。使用 VHDL 實現(xiàn)系統(tǒng)功能的全過程 3． 2． 1 電子系統(tǒng)的設(shè)計方法 現(xiàn)代電子系統(tǒng)一般由模擬子系統(tǒng)、數(shù)字了系統(tǒng)和微處理器子系統(tǒng)三大部分組成。 圖 3IQuarttlsII 設(shè)計流程 167。在作仿真前，需要利用波形編輯器編輯一個波形激勵文件， 用于仿真驗證時的激勵。對于使用 HDL 的 設(shè)計，可以使用 OuartusII 帶有的 RTLViewer 觀察綜合后的 RTL 圖。 II 的編譯器將給出設(shè)計輸入的錯誤報告。 Ouartus HDL 及 AHDL A1teraHDL ， AHDL 是 Altera 公司自己設(shè)計、制定的硬件描述 Verilog 語言，是一種以結(jié)構(gòu)描述方式為主的硬件描述語言，只有企業(yè)標準。 II 自動 圖 31 中所示的上排是 QuartusII 編譯設(shè)計豐控界面，它顯示了Ouartus 設(shè)計的各主要處理環(huán)節(jié)和設(shè)計流程，包括設(shè)計輸入編輯、設(shè)計分析與綜合、適配、 編程文件匯編 裝配 、時序參數(shù)提取以及編程下載幾個步驟。在許多實用情況中，必須使用宏功能模塊才可以 使用一些 A1tera 特定器件的硬件功能。 此外， Quartus ofParameterized II 還包含許多十分有用的 LPM Library Modules 模塊，它們是復雜或高級系統(tǒng)構(gòu)建的重要組成部分，在 SOPC 設(shè)計中被大量 使用，也可在 QuartusII 普通設(shè)計文件一起使用。還可以通過選擇 Compiler Tool 窗口中，可以打開該 T001 窗口中運行該模塊來啟動編譯器模塊。編譯器包括的功能模塊有分析／綜合器 Assistant 、 EDA 網(wǎng)表文件生成 器 TimingAnalyzer 、設(shè)計輔助模塊 Design Netl／ st Database 器 EDA Interface 等。此外， Quartus 結(jié)合，可以進行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實現(xiàn)的關(guān)鍵 EDA工具。 Ouartus Pro、 OuartusII 也可以利用第三方的綜合工具，如 LeonardoSpectrum、 Synpiify FPGA II 具備仿真功能，同 CompilerII，并能直接調(diào)用這些工具。在 Quartus 以完成 FP6A 開發(fā)的整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方 便地進行設(shè)計輸入、快速處理和器件編程。 Quartus II