【正文】 電平，在單片機(jī)主程序中置 P3. 2為’0’，將鍵值置入，然后再將 與 P3. 5 口置 ’1’，將鍵盤值讀入單片機(jī)，從而實(shí)現(xiàn)對(duì)鍵盤動(dòng)態(tài)掃描，實(shí)時(shí)將鍵盤命令交單片機(jī)處理。東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì)20圖 312 鍵盤接口電路 顯示電路 圖 212 中，AT89C51 以串行通信方式 0，即同步移位寄存器方式通過 P3:0, P3:1 實(shí)現(xiàn)顯示碼傳送， 8 個(gè)共陽極數(shù)碼管由 8 片串入并出 74LS164 驅(qū)動(dòng)，由于74LS164 芯片輸出低電平時(shí)具有 8MA 的灌電流能力，在靜態(tài)顯示方式下足以保證顯示亮度。因?yàn)?74LS164 輸出沒有鎖存功能，因此，在傳送信號(hào)時(shí)輸出端數(shù)碼管會(huì)有瞬間閃爍，但由于系統(tǒng)采用 12MHz 晶振。傳送波特率高達(dá) 1M，且一次發(fā)送數(shù)據(jù)很少，故閃爍并不明顯。P3:4 用于鍵盤和顯示電路的切換選通。另外，由于鍵盤和顯示電路共享單片機(jī)的串行口，在每次顯示前，程序必須將P3:2 置’0’，將 74LS165 的輸出置’1’，才能保證 P3:0 口正確傳送顯示數(shù)據(jù)。圖 313 顯示電路東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì)21 電源模塊整個(gè)電路的供電電源如圖 213 所示，220V 交流電經(jīng)變壓、整流、濾波后，由一片 78L05 三端穩(wěn)壓器向系統(tǒng)提供+5V 電壓信號(hào)。圖 314 電源模塊 其它電路單片機(jī)的時(shí)鐘電路由 12MHz 的晶振提供。CPLD 的標(biāo)準(zhǔn)頻率信號(hào)由 50MHz的有源晶振提供。自校輸入信號(hào)取自單片機(jī)的 12MHz 晶振。被測(cè)信號(hào)經(jīng)過放大整形電路調(diào)理后輸入。東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 22第四章 軟件部分 Quartus II 概述 Quartus II 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境，Altera 是世界最大可編程邏輯器件供應(yīng)商之一。Quartus II 在 21 世紀(jì)初推出，是 Altera 前一代FPGA/CPLD 集成開發(fā)環(huán)境 MAX 十 plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在 Quartus II 上可以完成 FPGA 開發(fā)的整個(gè)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Altera 的 Quartus II 提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)(SOPC)設(shè)計(jì)的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計(jì)工具，并為 Altera DSP 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。Quartus II 設(shè)計(jì)工具完全支持 VHDL, Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL, Verilog 邏輯綜合器。Quartus II 也可以利用第三方的綜合工具，如 Leonardo Spectrum, Synplify Pro,FPGA Compiler II，并能直接調(diào)用這些工具。同樣，Quartus II 具備仿真功能，同時(shí)也支持第三方的仿真工具，如 ModelSim。此外，Quartus II 與 MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具。 Quartus II 包括模塊化的編譯器。編譯器包括的功能模塊有分析/ 綜合器 (Analysisamp。Synthesis)、適配器(Fitter)、裝配器(Assembler)、時(shí)序分析器(Timing Analyzer)、設(shè)計(jì)輔助模塊 (Design Assistant)、EDA 網(wǎng)表文件生成器(EDA Netlist Writer)和編輯數(shù)據(jù)接口(Compiler Database Interface)等?？梢酝ㄟ^選擇 Start Compilation 來運(yùn)行所有的編譯器模塊，也可以通過選擇 Start 單獨(dú)運(yùn)行各個(gè)模塊。還可以通過選擇 Compiler Tool (Tools 菜單) ，在 CompilerTool 窗口中運(yùn)行該模塊來啟動(dòng)編譯器模塊。在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報(bào)告文件，或打開其他相關(guān)窗口。此外，Quartus II 還包含許多十分有用的 LPM (Library of ParameterizedModules)模塊，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分，在 SOPC 設(shè)計(jì)中被大量使用，也可在 Quartus 1l 普通設(shè)計(jì)文件一起使用。Altera 提供的 LPM 函數(shù)均基于Altera 器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能。例如各類片上存儲(chǔ)器、DSP 模塊、LVDS 驅(qū)動(dòng)器、PLL 以及 SERDES 和 DDIO 電路模塊等。 圖 31 中所示的上排是 Quartus II 編譯設(shè)計(jì)主控界面，它顯示了 Quartus II自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編程文件匯編(裝配)、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。在圖 31 下東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 23排的流程框圖，是與上面的 Quartus II 設(shè)計(jì)流程相對(duì)照的標(biāo)準(zhǔn)的 EDA 開發(fā)流程。 Quartus II 編譯器支持的硬件描述語言有 VHDL(支持 VHDL39。 87 及 VHDL39。 97 標(biāo)準(zhǔn))、Verilog HDL 及 AHDL (Altera HDL) } AHDL 是 Altera 公司自己設(shè)計(jì)、制定的硬件描述語言，是一種以結(jié)構(gòu)描述方式為主的硬件描述語言，只有企業(yè)標(biāo)準(zhǔn)。Quartus II 允許來自第三方的 EDIF 文件輸入，并提供了很多 EDA 軟件的接口，Quartus II 支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊(元件)進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的問題。在設(shè)計(jì)輸入之后，Quartus II 的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。Quartus II 擁有性能良好的設(shè)計(jì)錯(cuò)誤定位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。對(duì)于使用 HDL 的設(shè)計(jì)，可以使用 Quartus II 帶有的 RTL Viewer 觀察綜合后的RTL 圖。在進(jìn)行編譯后，可對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。在作仿真前，需要利用波形編輯器編輯一個(gè)波形激勵(lì)文件，用于仿真驗(yàn)證時(shí)的激勵(lì)。編譯和仿真經(jīng)檢測(cè)無誤后，便可以將下載信息通過 QuartusII 提供的編程器下載入目標(biāo)器件中了。圖 41 Quartus II 設(shè)計(jì)流程圖 Quartus II 使用 VHDL 實(shí)現(xiàn)系統(tǒng)功能的全過程 電子系統(tǒng)的設(shè)計(jì)方法現(xiàn)代電子系統(tǒng)一般由模擬子系統(tǒng)、數(shù)字子系統(tǒng)和微處理器子系統(tǒng)二大部分組成。從概念上講，凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能對(duì)電路板進(jìn)行設(shè)計(jì)，通過設(shè)計(jì)電路板來實(shí)現(xiàn)系統(tǒng)功能。利用 EDA 工具，采用可編程器件，通過設(shè)計(jì)芯片來實(shí)現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計(jì)方法。新的設(shè)計(jì)方法能夠由設(shè)計(jì)者定義器件的內(nèi)部邏輯，將原來由電路板設(shè)計(jì)完成的大部分工作放在芯片的設(shè)計(jì)中進(jìn)行。這樣?xùn)|華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 24不僅可以通過芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度，從而有效的增強(qiáng)了設(shè)計(jì)的靈活性，提高了工作效率。同時(shí)，基于芯片的設(shè)計(jì)可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗。圖 32 所示為電子系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法和基于芯片的設(shè)計(jì)方法。圖 42（a）傳統(tǒng)設(shè)計(jì)方法 （b）基于芯片設(shè)計(jì)方法可編程邏輯器件和 EDA 技術(shù)給今天的硬件系統(tǒng)設(shè)計(jì)者提供了強(qiáng)有力的工具，使得電子系統(tǒng)的設(shè)計(jì)方法發(fā)生了質(zhì)的變化?，F(xiàn)在，只要擁有一臺(tái)計(jì)算機(jī)、一套相應(yīng)的 EDA 軟件和空白的可編程邏輯器件芯片，在實(shí)驗(yàn)室里就可以完成數(shù)字系統(tǒng)的設(shè)計(jì)和生產(chǎn)?！白皂斚蛳隆迸c“自底向上”的設(shè)計(jì)方法過去，電子產(chǎn)品設(shè)計(jì)的基本思路一直是先選用標(biāo)準(zhǔn)通用集成電路芯片，再由這些芯片和其他元件自下而上的構(gòu)成電路、子系統(tǒng)和系統(tǒng)。這樣設(shè)計(jì)出的電子系統(tǒng)所用元件的種類和數(shù)量均較多，體積與功耗大，可靠性差。隨著集成電路技術(shù)的不斷進(jìn)步，現(xiàn)在人們可以把數(shù)以億計(jì)的晶體管，幾萬門、幾十萬門、甚至幾百萬門的電路集成在一塊芯片上。半導(dǎo)體集成電路己由早期的單元集成、部件電路集成發(fā)展到整機(jī)電路集成和系統(tǒng)電路集成。電子系統(tǒng)的設(shè)計(jì)方法也由過去的那種集成電路廠家提供通用芯片，整機(jī)系統(tǒng)用戶采用這些芯片組成電子系統(tǒng)的“bottomup”(自底向上)方法改變?yōu)橐环N新的 “topdown” (自頂向下)設(shè)計(jì)方法。在這種新的設(shè)計(jì)方法中，由整機(jī)系統(tǒng)用戶對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路 ASIC 來實(shí)現(xiàn)，且這些專用集成電路是由系統(tǒng)和電路設(shè)計(jì)師親自參與設(shè)計(jì)的，直至完成電路到芯片版圖的設(shè)計(jì)，再交由 IC 工廠加工，或者是用可編程 ASIC(例如 CPLD 和 FPGA)現(xiàn)場(chǎng)編程實(shí)現(xiàn)。圖 33 所示為電子系統(tǒng)的兩種不同設(shè)計(jì)方法的步驟。東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 25T o p d o w n B o t t o n u p行 為 設(shè) 計(jì)結(jié) 構(gòu) 設(shè) 計(jì)邏 輯 設(shè) 計(jì)電 路 設(shè) 計(jì)版 圖 設(shè) 計(jì)系 統(tǒng) 分 解單 元 設(shè) 計(jì)功 能 塊 劃 分子 系 統(tǒng) 設(shè) 計(jì)系 統(tǒng) 總 成圖 43“自頂向下”與“自底向上”設(shè)計(jì)方法對(duì)比 在“自頂向下”的設(shè)計(jì)中，首先需要進(jìn)行行為設(shè)計(jì)，確定該電子系統(tǒng)或VLSI 芯片的功能、性能及允許的芯片面積和成本等。接著進(jìn)行結(jié)構(gòu)設(shè)計(jì)，根據(jù)該電子系統(tǒng)或芯片的特點(diǎn)，將其分解為接口清晰、相互關(guān)系明確、盡可能簡(jiǎn)單的子系統(tǒng)，得到一個(gè)總體結(jié)構(gòu)。這個(gè)結(jié)構(gòu)可能包括算術(shù)運(yùn)算單元、控制單元、數(shù)據(jù)通道、各種算法狀態(tài)機(jī)等。下一步是把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，即進(jìn)行邏輯設(shè)計(jì)。接著進(jìn)行電路設(shè)計(jì)，邏輯圖將進(jìn)一步轉(zhuǎn)化成電路圖。在很多情況下，這時(shí)需進(jìn)行硬件仿真，以最終確定邏輯設(shè)計(jì)的正確性。最后是進(jìn)行版圖設(shè)計(jì)，即將電路圖轉(zhuǎn)化成版圖?！白缘紫蛏稀钡脑O(shè)計(jì)，一般是在系統(tǒng)劃分和分解的基礎(chǔ)上先進(jìn)行單元設(shè)計(jì)，在單元的精心設(shè)計(jì)后逐步向上進(jìn)行功能塊設(shè)計(jì)，然后再進(jìn)行子系統(tǒng)的設(shè)計(jì)，最后完成系統(tǒng)的總體設(shè)計(jì)。東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 26 VHDL 語言簡(jiǎn)介 20 處紀(jì) 80 年代后期，美國(guó)國(guó)防部開發(fā)的 VHDL 語言(VHSIC 硬件描寫語言，VHSIC 是非常高度迅速綜合的電路的縮寫)是工 EEE 標(biāo)準(zhǔn)化的硬件描述語言，并且已經(jīng)成為系統(tǒng)描述的國(guó)際公認(rèn)標(biāo)準(zhǔn)，得到眾多 EDA 公司的支持。 VHDL 語言覆蓋面廣，描述能力強(qiáng)，能支持硬件的設(shè)計(jì)子驗(yàn)證、綜合和測(cè)試，是一種多層次的硬件描述語言。其設(shè)計(jì)描述可以是描述電路具體組成的結(jié)構(gòu)描述，也可以是描述電路功能的行為描述。這些描述可以從最抽象的系統(tǒng)級(jí)直到最精確的邏輯級(jí)，甚至門級(jí)。運(yùn)用 VHDL 語言設(shè)計(jì)系統(tǒng)一般采用自頂向下分層設(shè)計(jì)的方法，首先從系統(tǒng)級(jí)功能設(shè)計(jì)開始，對(duì)系統(tǒng)高層模塊進(jìn)行行為描述和功能仿真。系統(tǒng)的功能驗(yàn)證完成后，將抽象的高層設(shè)計(jì)自頂向下逐級(jí)細(xì)化，直到與所用可編程邏輯器件相對(duì)應(yīng)的邏輯描述。 本系統(tǒng) CPLD 模塊的頂層設(shè)計(jì) 在本測(cè)頻系統(tǒng)中，對(duì)標(biāo)準(zhǔn)頻率信號(hào)和被測(cè)信號(hào)進(jìn)行測(cè)試功能的工作由CPLD 來完成。其硬件電路的實(shí)現(xiàn)在前面已述，其軟件部分由 VHDL 語言實(shí)現(xiàn)。下面將給出由 VHDL 語言實(shí)現(xiàn)的頂層模塊程序。 單片機(jī)的匯編語言編程 單片機(jī)主程序圖 36 表示單片機(jī)主程序流程圖。系統(tǒng)初始化后，主程序不斷掃描鍵盤子程序，當(dāng)某鍵按下時(shí)，程序跳轉(zhuǎn)到相應(yīng)的子程序執(zhí)行其功能，然后返回繼續(xù)執(zhí)行鍵盤掃描主程序。東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 27開始初 始 化 設(shè) 置鍵 盤 掃 描測(cè) 頻 鍵測(cè) 周 期 鍵自 校 鍵占 空 比 鍵測(cè) 脈 寬 鍵測(cè) 調(diào) 頻 子 程 序調(diào) 測(cè) 周 期 子 程 序調(diào) 自 校 子 程 序調(diào) 占 空 比 子 程 序調(diào) 測(cè) 脈 寬 子 程 序YYYYYNNNNN圖 46 單片機(jī)主程序流程圖 測(cè)頻、測(cè)周期、測(cè)脈寬及測(cè)占空比子程序當(dāng)鍵盤子程序掃描到測(cè)頻鍵按下時(shí)，讀入鍵值后跳轉(zhuǎn)到測(cè)頻子程序。測(cè)頻子程序先置測(cè)頻控制位 CLR (P1. 6) . AS (P1. 4)，將 CPLD 內(nèi)的計(jì)數(shù)器清零，選擇測(cè)量被測(cè)信號(hào)。并將 CS (P1. 3)置零，即為選擇測(cè)頻。然后通過鍵盤將預(yù)置門的時(shí)間值讀入單片機(jī)，打