【正文】 EL的 AT89C51 是一種高效微控制器，為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價(jià)廉的方案。139。139。 END PROCESS。 S(1)=(2)。 Q=CNT。計(jì)數(shù)模塊 LIBRARY IEEE。 （4）待測(cè)信號(hào)經(jīng)放大整形后輸入 CPLD/FPGA 的 TCLK。測(cè)頻電路是測(cè)頻的核心電路模塊，可以由 FPGS 等 PLD 器件擔(dān)任。 ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC。東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì)7 設(shè)計(jì)總體思路及原理 CPLD 的結(jié)構(gòu)與功能介紹 可編程邏輯器件是 20 世紀(jì) 70 年代發(fā)展起來(lái)的一種新型邏輯器件，它是大規(guī)模集成電路技術(shù)的飛速發(fā)展與計(jì)算機(jī)輔助設(shè)計(jì)、計(jì)算機(jī)輔助生產(chǎn)和計(jì)算機(jī)輔助測(cè)試相結(jié)合的一種產(chǎn)物，是現(xiàn)代數(shù)字電子系統(tǒng)向超高集成度、超低功耗、超小封裝和專用化方向發(fā)展的重要基礎(chǔ)。保證了測(cè)量的精度。設(shè) FX 為整形后的被測(cè)信號(hào)，F(xiàn)S 為基準(zhǔn)頻率信號(hào)，若在一次預(yù)置門高電平脈寬時(shí)間內(nèi)被測(cè)信號(hào)計(jì)數(shù)值為 Nx,基準(zhǔn)頻率計(jì)數(shù)值為 Ns，則有:FX= (FS/Ns) Nx東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 總體設(shè)計(jì)思路 4第二章 總體設(shè)計(jì)思路 多周期同步測(cè)量方法等精度測(cè)量就是多周期同步測(cè)量法的一種衍生。但較以上兩種方法而言，等精度頻率測(cè)量有較高的測(cè)量精度，且誤差不會(huì)隨著被測(cè)信號(hào)頻率的改變而改變。頻率信號(hào)抗干擾能力強(qiáng)、易于傳輸，可以獲得較高的測(cè)量精度，所以測(cè)頻率方法的研究越來(lái)越受到重視。作 者 簽 名：　　 　 　　 日　 期：　　 　 　　 指導(dǎo)教師簽名：　　 　 　　 日 　　期：　　 　 　　 使用授權(quán)說(shuō)明本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝?、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉?jī)?nèi)容。在 Quartus II 平臺(tái)上，用 VHDL 語(yǔ)言編程完成了 CPLD 的軟件設(shè)計(jì)、編譯、調(diào)試、仿真和下載。等精度數(shù)字頻率計(jì)就是為滿足以上要求應(yīng)運(yùn)而生的高科技產(chǎn)物。標(biāo)準(zhǔn)頻率信號(hào)從 CNT1 的時(shí)鐘輸入端 CLK 輸入，其頻率為 fs，經(jīng)整形后的被測(cè)信號(hào)從 CNT2 的時(shí)鐘輸入端 CLR 輸入，設(shè)其實(shí)際頻率為 fx。電路系統(tǒng)原理框圖如圖 21 所示，其中單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出。 EPM7128SLC8415 的結(jié)構(gòu)框圖中邏輯陣列塊(LAB)由 16 個(gè)宏單元(Macrocells)陣列組成，多個(gè)邏輯陣列塊通過(guò)可編程互連陣列(PTA)互相連按。 ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS 自校/測(cè)試頻率選擇模塊例化PORT(CHKF, FIN, CHOIS: IN STD_LOGIC。可以用 5 個(gè)鍵執(zhí)行測(cè)試控制，一個(gè)是復(fù)位鍵，其余是命令鍵。 (6) EEND()：等精度測(cè)頻計(jì)數(shù)結(jié)束狀態(tài)信號(hào)，EEND=0 時(shí)計(jì)數(shù)結(jié)束。 定義 CNT 的數(shù)據(jù)類型 BEGIN PROCESS(CLK, CLR) ISBEGINIF CLR=39。 USE 。139。039。139。 (2) 將 GATE 的 CNL 端置高電平，表示開始脈沖寬度測(cè)量，這時(shí) CNT2 的輸入信號(hào)為 FSD。 P2 口:P2 口是一個(gè)內(nèi)部提供上拉電阻的 8 位雙向 I/0 口，P2 口緩沖器可驅(qū)動(dòng) 4 個(gè) TTLi7，當(dāng) P2 口被寫’1’時(shí)，其管腳被內(nèi)部上拉電阻拉高，作為輸入。AS=1 測(cè)頻，AS=0 自校。因?yàn)?74LS164 輸出沒(méi)有鎖存功能，因此，在傳送信號(hào)時(shí)輸出端數(shù)碼管會(huì)有瞬間閃爍，但由于系統(tǒng)采用 12MHz 晶振。此外，Quartus II 與 MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具。Quartus II 允許來(lái)自第三方的 EDIF 文件輸入，并提供了很多 EDA 軟件的接口，Quartus II 支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊(元件)進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的問(wèn)題?，F(xiàn)在，只要擁有一臺(tái)計(jì)算機(jī)、一套相應(yīng)的 EDA 軟件和空白的可編程邏輯器件芯片，在實(shí)驗(yàn)室里就可以完成數(shù)字系統(tǒng)的設(shè)計(jì)和生產(chǎn)。東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 26 VHDL 語(yǔ)言簡(jiǎn)介 20 處紀(jì) 80 年代后期，美國(guó)國(guó)防部開發(fā)的 VHDL 語(yǔ)言(VHSIC 硬件描寫語(yǔ)言，VHSIC 是非常高度迅速綜合的電路的縮寫)是工 EEE 標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，并且已經(jīng)成為系統(tǒng)描述的國(guó)際公認(rèn)標(biāo)準(zhǔn)，得到眾多 EDA 公司的支持。測(cè)頻子程序先置測(cè)頻控制位 CLR (P1. 6) . AS (P1. 4)，將 CPLD 內(nèi)的計(jì)數(shù)器清零，選擇測(cè)量被測(cè)信號(hào)。接著進(jìn)行電路設(shè)計(jì)，邏輯圖將進(jìn)一步轉(zhuǎn)化成電路圖。這樣?xùn)|華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 24不僅可以通過(guò)芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度，從而有效的增強(qiáng)了設(shè)計(jì)的靈活性，提高了工作效率。在圖 31 下東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 23排的流程框圖，是與上面的 Quartus II 設(shè)計(jì)流程相對(duì)照的標(biāo)準(zhǔn)的 EDA 開發(fā)流程。 Altera 的 Quartus II 提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)(SOPC)設(shè)計(jì)的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計(jì)工具，并為 Altera DSP 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。圖 311 輸入信號(hào)整形模塊 外圍電路設(shè)計(jì) 鍵盤接口電路 鍵盤接口電路如圖 211 所示。CS=1 時(shí)，測(cè)脈寬。作為外部地址 /數(shù)據(jù)總線使用時(shí)，用于傳送 8 位數(shù)據(jù)和低 8 位地址。 END IF。 如果 CLR 輸入低電平則 (2)輸出低電平ELSIF A039。 將 A0 的數(shù)據(jù)取反賦給 B0 C0=NOT F2。 THEN F2=FIN。 h0 339。 ENTITY CNT IS PORT(CLK, CLR: IN STD_LOGIC。 (3) ENDD()：脈寬計(jì)數(shù)結(jié)束狀態(tài)信號(hào)，ENDD=1 計(jì)數(shù)結(jié)束。安排單片機(jī)的 P0 口直接讀取測(cè)試數(shù)據(jù)，P2 口向 FPGA 發(fā)控制命令。 OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。它是在 ALTERA 公司的第二代 MAX 結(jié)構(gòu)基礎(chǔ)上，采用先進(jìn)的氧化物半導(dǎo)體 EEPROM 技術(shù)制造的。 (3) 對(duì)于脈寬測(cè)試功能，測(cè)試范圍為 μs～1 s ，測(cè)試精度為 μs。首先被測(cè)信號(hào) fx從輸入通道進(jìn)入閘門 A，標(biāo)準(zhǔn)信號(hào) f0通過(guò)時(shí)基選擇進(jìn)入閘門 B，被測(cè)信號(hào)在同步邏輯控制電路的作用下，產(chǎn)生一個(gè)與被測(cè)信號(hào)同步的閘門信號(hào)。以往的測(cè)頻儀都是在低頻段利用測(cè)周的方法、高頻段用測(cè)頻的方法，其精度往往會(huì)隨著被測(cè)頻率的下降而下降。運(yùn)用等精度測(cè)量原理，結(jié)合單片機(jī)技術(shù)設(shè)計(jì)了一種數(shù)字頻率計(jì)，由于采用了屏蔽驅(qū)動(dòng)電路及數(shù)字均值濾波等技術(shù)措施，因而能在較寬定的頻率范圍和幅度范圍內(nèi)對(duì)頻率，周期，脈寬，占空比等參數(shù)進(jìn)行測(cè)量，并可通過(guò)調(diào)整閘門時(shí)間預(yù)置測(cè)量精度。東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 摘要I 畢 業(yè) 設(shè) 計(jì)（論 文）題目：等精度數(shù)字頻率計(jì)的設(shè)計(jì)Title: Equal Precision Frequency Meter Plan畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說(shuō)明原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。選取的這種綜合測(cè)量法作為數(shù)字頻率計(jì)的測(cè)量算法，提出了基于 CPLD 的數(shù)字頻率計(jì)的設(shè)計(jì)方案。該測(cè)頻儀利用等精度的測(cè)頻原理，保證了整個(gè)測(cè)試范圍內(nèi)恒定的測(cè)試精度。當(dāng)實(shí)際閘門打開時(shí)間控制為 Tr時(shí)，即閘門 A、B 被同時(shí)打開 T 時(shí)間，這時(shí)，計(jì)數(shù)器 A 和計(jì)數(shù)器 B 同時(shí)分為對(duì) fx和 f0的周期數(shù)進(jìn)行累加計(jì)數(shù)。(4) 對(duì)于占空比測(cè)試功能，測(cè)試精度為 1%～99% ?？扇菁{各種各樣、獨(dú)立的組合邏輯和時(shí)序邏輯函數(shù)。 EEND: OUT STD_LOGIC。（4）100MHZ 的標(biāo)準(zhǔn)頻率信號(hào)源。 (4) CHOICE()：自校/測(cè)頻選擇，CHOICE=1 測(cè)頻；CHOICE=0 自校。 Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。 h3 A0[2]FINSTARTCLRENDDPULF2[1]Equal0139。 確定 F2 的數(shù)據(jù) ELSE F2=NOT FIN。 將 F2 的數(shù)據(jù)取反賦給 C0 PROCESS(C0, CLR) ISBEGINIF CLR=39。EVENT AND A0=39。 END PROCESS。在快閃編程時(shí)，P0 口輸入，當(dāng)快閃進(jìn)行校驗(yàn)時(shí)，P0 口輸出，此時(shí) P0 外部必須被拉至高電平。 (3) CLR:系統(tǒng)全清零功能。鍵盤控制命令由并入串出移位寄存器74LS165 讀入。Quartus II 設(shè)計(jì)工具完全支持 VHDL, Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL, Verilog 邏輯綜合器。 Quartus II 編譯器支持的硬件描述語(yǔ)言有 VHDL(支持 VHDL39。同時(shí)，基于芯片的設(shè)計(jì)可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗。在很多情況下，這時(shí)需進(jìn)行硬件仿真，以最終確定邏輯設(shè)計(jì)的正確性。并將 CS (P1. 3)置零，即為選擇測(cè)頻。“自底向上”的設(shè)計(jì)，一般是在系統(tǒng)劃分和分解的基礎(chǔ)上先進(jìn)行單元設(shè)計(jì)，在單元的精心設(shè)計(jì)后逐步向上進(jìn)行功能塊設(shè)計(jì)，然后再進(jìn)行子系統(tǒng)的設(shè)計(jì)，最后完成系統(tǒng)的總體設(shè)計(jì)。圖 42（a）傳統(tǒng)設(shè)計(jì)方法 （b）基于芯片設(shè)計(jì)方法可編程邏輯器件和 EDA 技術(shù)給今天的硬件系統(tǒng)設(shè)計(jì)者提供了強(qiáng)有力的工具，使得電子系統(tǒng)的設(shè)計(jì)方法發(fā)生了質(zhì)的變化。 97 標(biāo)準(zhǔn))、Verilog HDL 及 AHDL (Altera HDL) } AHDL 是 Altera 公司自己設(shè)計(jì)、制定的硬件描述語(yǔ)言，是一種以結(jié)構(gòu)描述方式為主的硬件描述語(yǔ)言，只有企業(yè)標(biāo)準(zhǔn)。同樣，Quartus II 具備仿真功能，同時(shí)也支持第三方的仿真工具，如 ModelSim。東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì)20圖 312 鍵盤接口電路 顯示電路 圖 212 中，AT89C51 以串行通信方式 0，即同步移位寄存器方式通過(guò) P3:0, P3:1 實(shí)現(xiàn)顯示碼傳送， 8 個(gè)共陽(yáng)極數(shù)碼管由 8 片串入并出 74LS164 驅(qū)動(dòng)，由于74LS164 芯片輸出低電平時(shí)具有 8MA 的灌電流能力，在靜態(tài)顯示方式下足以保證顯示亮度。 (5) AS:自校和測(cè)頻選擇。 P1 口管腳寫入’1’后，被內(nèi)部上拉為高，可用作輸入。 （2）測(cè)量脈沖寬度的工作步驟(1) 向 CONTRL2 的 CLR 端送一個(gè)脈沖以便進(jìn)行電路的工作狀態(tài)初始化。 THEN (2)=39。 THEN (1)=39。 IF S=2 THEN PUL=39。 h2 [3]圖 38 測(cè)脈寬、占空比控制模塊原理圖測(cè)脈寬、占空比控制模塊 LIBRARY IEEE。 ARCHITECTURE ART OF CNT IS SIGNAL CNT: STD_LOGIC_VECTOR(31 DOWNTO 0)。利用此功能可分別獲得脈寬和占空比數(shù)據(jù)。東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì)9（5）鍵盤模塊。 END ENTITY DJDPLJ。EPM7128SLC8415 包含 128 個(gè)宏單元，每 16 個(gè)宏單元組成一個(gè)邏輯陣列塊，同時(shí)，每個(gè)宏單元有一個(gè)可編程的“與”陣和固定的“或”陣，以及一個(gè)具有獨(dú)立可編程時(shí)鐘、時(shí)鐘使能、清除和置位功能的可配置觸發(fā)器。因此，我們選擇單片機(jī)和CPLD/FPGA 的結(jié)合來(lái)實(shí)現(xiàn)。輸 入 通 道 閘 門 A 計(jì) 數(shù) 器 A顯 示運(yùn) 算 器控 制 電 路時(shí) 基 分 頻 閘 門 B 計(jì) 數(shù) 器 B