【正文】 模式1下波特率和TH1(TL1)中載入計(jì)數(shù)初始值之間的關(guān)系如式()所示： ()其中，TH1是Timer 1寄存器，SMOD1是電源控制寄存器PCON中的第7位。當(dāng)串行口工作在模式3時(shí)，并且使用的是Timer 1來(lái)設(shè)置波特率，則如果SMOD1=0為單倍波特率，而SMOD1=1則為雙倍波特率。 PCON76543210SMOD1SMOD0保留POFGF1GF0PDIDL本系統(tǒng)中，由SMOD1=0，波特率=9600波特，晶振頻率=，根據(jù)式()可以求得：TH1=0FDH。(4) 四字節(jié)與四字節(jié)二進(jìn)制乘法子程序根據(jù)系統(tǒng)需求，本系統(tǒng)乘法部分采用四字節(jié)與四字節(jié)二進(jìn)制乘法程序。按照經(jīng)常使用的十進(jìn)制豎式計(jì)算方法，該方法也同樣適用于二進(jìn)制，式（）為二進(jìn)制乘法豎式計(jì)算方法。將乘數(shù)的每一位與被乘數(shù)相乘，并把得到的積列于豎式下部，然后再把所有的積相加即可。在該過(guò)程中，如果乘數(shù)為0，則總和只進(jìn)行移位；如果乘數(shù)為1，則總和進(jìn)行移位后要加上被乘數(shù)的值。因此，二進(jìn)制乘法運(yùn)算邏輯可以概括為邏輯判斷、加法和位移運(yùn)算的集合。，將乘數(shù)中的每一位右移到C標(biāo)志位中，再讓C與被乘數(shù)相乘，然后累加到積中即可。11010110 10100101 11010110 00000000 11010110 00000000 00000000 11010110 00000000 + 11010110 1000010111101110() 二進(jìn)制乘法豎式計(jì)算方法 乘法算法流程圖(5) 八字節(jié)與四字節(jié)二進(jìn)制除法子程序本系統(tǒng)除法部分采用八字節(jié)與四字節(jié)二進(jìn)制除法程序。按照十進(jìn)制除法豎式計(jì)算方法，式（）為二進(jìn)制除法豎式計(jì)算方法。，將被除數(shù)中的每一位逐位左移到余數(shù)寄存器組和C標(biāo)志位中并試商，最后計(jì)算出商和余數(shù)。 101 110 101 111 101 101 101 0() 二進(jìn)制除法豎式計(jì)算方法 除法算法流程圖 (6) 四字節(jié)二進(jìn)制轉(zhuǎn)五字節(jié)BCD碼 經(jīng)過(guò)前面的乘法及除法計(jì)算，得到的數(shù)值為存放在寄存器中的二進(jìn)制形式，但是要進(jìn)行數(shù)據(jù)的最后顯示，必須進(jìn)行數(shù)據(jù)轉(zhuǎn)換，即將二進(jìn)制形式轉(zhuǎn)換成數(shù)碼管和虛擬終端可以進(jìn)行顯示的BCD碼的形式。本系統(tǒng)采用的是將四字節(jié)二進(jìn)制轉(zhuǎn)換成五字節(jié)BCD碼的程序。首先進(jìn)行初始化，將存儲(chǔ)BCD碼數(shù)據(jù)區(qū)清零并設(shè)置轉(zhuǎn)換為數(shù)為四字節(jié)即32位；然后將待轉(zhuǎn)換數(shù)據(jù)逐位左移到C標(biāo)志位中，在進(jìn)行每次左移之前必須將C清零；存儲(chǔ)BCD碼的寄存器從低位到高位依次與自身帶進(jìn)位相加，最后分別進(jìn)行十進(jìn)制調(diào)整即可。 四字節(jié)二進(jìn)制轉(zhuǎn)五字節(jié)BCD碼 (7) BCD碼數(shù)值分離子程序 二進(jìn)制轉(zhuǎn)換后的BCD碼存放在連續(xù)的寄存器中，并且每個(gè)寄存器中存放兩個(gè)BCD數(shù)字。為了能夠讓數(shù)碼管方便顯示，必須要進(jìn)行BCD碼數(shù)值分離。數(shù)據(jù)分離后，每個(gè)寄存器或每個(gè)字節(jié)內(nèi)存區(qū)中只存放一位BCD碼數(shù)字。數(shù)值分離的思想就是將當(dāng)前寄存器中的內(nèi)容除以16，商即為對(duì)應(yīng)的高位數(shù)字，余數(shù)即為對(duì)應(yīng)的低位數(shù)字。例如，寄存器R0中存放25H,分離過(guò)稱為：將25H除以十進(jìn)制16，得到商為2，余數(shù)為5，然后把商和余數(shù)分別存放在另外的兩個(gè)寄存器中即可。 (8) 四舍五入子程序本系統(tǒng)數(shù)碼管小數(shù)位最多可以精確到5位（由于數(shù)碼管數(shù)量限制），虛擬終端顯示中，小數(shù)位精確到5位。小數(shù)計(jì)算原理為：將上次計(jì)算過(guò)程中得到的余數(shù)與相乘（n為要顯示的小數(shù)位數(shù)+1），將得到的積除以上次計(jì)算過(guò)程中的除數(shù)，得到的商即為小數(shù)位。在本系統(tǒng)中，n=6，即得到6位小數(shù)；通過(guò)判斷第6位小數(shù)與5的大小關(guān)系，如果大于等于5，則依次進(jìn)位，如果小于5，則舍棄第6位。最后即可得到要顯示的5位小數(shù)位。 系統(tǒng)CPLD部分仿真結(jié)果及分析— II自帶的Quartus II Simulator仿真工具中分別進(jìn)行的自校測(cè)量和待測(cè)信號(hào)測(cè)量功能仿真與時(shí)序仿真圖。其中，待測(cè)信號(hào)頻率選取15MHz。 自校測(cè)量功能仿真圖 待測(cè)信號(hào)測(cè)量功能仿真圖 自校測(cè)量時(shí)序仿真圖 待測(cè)信號(hào)測(cè)量時(shí)序仿真圖—，閘門(mén)信號(hào)strobe開(kāi)通后，即strobe=1時(shí)，計(jì)數(shù)停止信號(hào)stop要等到待測(cè)信號(hào)上升沿到來(lái)后才為0，即開(kāi)始計(jì)數(shù)；同樣，當(dāng)閘門(mén)關(guān)閉后，計(jì)數(shù)器要等到待測(cè)信號(hào)上升沿到來(lái)后才停止計(jì)數(shù)，這正是等精度測(cè)頻原理的體現(xiàn)。 用Verilog HDL設(shè)計(jì)的頻率計(jì)數(shù)器的時(shí)序仿真與分析，在testbench中定義的待測(cè)信號(hào)頻率為15MHz。而由仿真結(jié)果可以看出：標(biāo)準(zhǔn)頻率計(jì)數(shù)器的計(jì)數(shù)結(jié)果為db=499998，待測(cè)信號(hào)計(jì)數(shù)器的計(jì)數(shù)結(jié)果為dx=150001，則有等精度測(cè)頻計(jì)算公式可以推出待測(cè)信號(hào)頻率計(jì)算公式：，將dx、db代入該式可以得出測(cè)得的待測(cè)信號(hào)頻率。 測(cè)頻時(shí)序仿真圖 用Verilog HDL 語(yǔ)言設(shè)計(jì)的脈寬計(jì)數(shù)器的仿真與分析，在testbench中定義的待測(cè)信號(hào)頻率為15MHz，占空比為80%。而由仿真結(jié)果可以看出：標(biāo)準(zhǔn)頻率計(jì)數(shù)器的計(jì)數(shù)結(jié)果為db=500000，脈寬計(jì)數(shù)器的計(jì)數(shù)結(jié)果為dh=400000，則可以得到待測(cè)信號(hào)的脈寬值。 測(cè)占空比時(shí)序仿真圖 本章小結(jié)在本章中，主要介紹了系統(tǒng)軟件設(shè)計(jì)。首先介紹了系統(tǒng)軟件的總體設(shè)計(jì)，然后分別對(duì)單片機(jī)與CPLD部分的軟件設(shè)計(jì)進(jìn)行了介紹。本章的軟件設(shè)計(jì)與上一章的硬件設(shè)計(jì)密不可分，為整個(gè)系統(tǒng)的兩大模塊。 47 東北大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 第五章 實(shí)驗(yàn)測(cè)試及誤差分析第五章 實(shí)驗(yàn)測(cè)試及誤差分析 測(cè)頻精度分析由等精度測(cè)量原理可知，本系統(tǒng)的測(cè)頻公式為： ()其誤差分析如下：設(shè)所測(cè)頻率值為fx，其真實(shí)值為fxe，標(biāo)準(zhǔn)頻率為fs。在一次測(cè)量中，由于fx計(jì)數(shù)的起停時(shí)間都是由該信號(hào)的上跳沿觸發(fā)的，在tp時(shí)間內(nèi)fx的計(jì)數(shù)dx無(wú)誤差：此時(shí)間內(nèi)的標(biāo)頻信號(hào)計(jì)數(shù)值db最多相差一個(gè)脈沖，即：則： () ()由此推得： ()根據(jù)相對(duì)誤差公式有： ()可以得： () ()即 () ()由此可知：（１） 相對(duì)測(cè)量誤差與頻率無(wú)關(guān)。（２） 增大tpr或提高fs，可以增大db，減少測(cè)量誤差，提高測(cè)量精度。（３） 標(biāo)準(zhǔn)頻率誤差為，由于晶體穩(wěn)定度很高，標(biāo)準(zhǔn)頻率誤差可以進(jìn)行校準(zhǔn)。（４） 本測(cè)頻系統(tǒng)的測(cè)量精度與預(yù)置門(mén)寬度和標(biāo)準(zhǔn)頻率有關(guān)，與被測(cè)信號(hào)的頻率無(wú)關(guān)。在預(yù)置門(mén)時(shí)間和常規(guī)測(cè)頻閘門(mén)時(shí)間相同而被測(cè)信號(hào)頻率不同的情況下，本測(cè)頻系統(tǒng)所采用的測(cè)量方法的測(cè)量精度不變。為了恒定測(cè)量精度，可采用高頻率穩(wěn)定度和高精度的恒溫可微調(diào)的晶體振蕩器作標(biāo)準(zhǔn)頻率發(fā)生器，故選用50MHz的有源晶振。 測(cè)試誤差分析在本系統(tǒng)中，采用8片LED顯示測(cè)量數(shù)據(jù)，雖然采用浮點(diǎn)顯示，但也只能顯示8位數(shù)據(jù)，而實(shí)際運(yùn)算結(jié)果多于8位，故實(shí)際所顯示的結(jié)果只能保證8位有效數(shù)字，這個(gè)將成為引起誤差的第一個(gè)原因；其二，前面精度分析所計(jì)算的相對(duì)誤差不超過(guò)1/db；其三，在單片機(jī)進(jìn)行各功能結(jié)果計(jì)算過(guò)程中，比如小數(shù)的計(jì)算，也會(huì)有誤差存在。其四，在實(shí)際測(cè)量中，被測(cè)信號(hào)有時(shí)不一定能達(dá)到仿真時(shí)的效果，在閘門(mén)打開(kāi)的時(shí)候，由于CPLD內(nèi)部各邏輯單元延時(shí)的不一致性，從而不能使標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)同時(shí)計(jì)數(shù)，也會(huì)導(dǎo)致誤差。 本章小結(jié)本章主要對(duì)系統(tǒng)的測(cè)量精度進(jìn)行了理論上的分析，然后針對(duì)各個(gè)模塊存在的可能引起誤差的因素進(jìn)行了分析。通過(guò)分析，可以為以后系統(tǒng)的改進(jìn)提供參考。 49 東北大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 第六章 結(jié)束語(yǔ)第六章 結(jié)束語(yǔ) 工作總結(jié)通過(guò)本系統(tǒng)的研究，鞏固了模擬電子以及單片機(jī)方面的基本知識(shí)，并且掌握了一定的編程技巧。CPLD部分讓我了解了可編程邏輯器件開(kāi)發(fā)原理及步驟以及基于Quartus II和Verilog的自頂向下模塊化數(shù)字系統(tǒng)設(shè)計(jì)方法以及可編程邏輯器件與單片機(jī)的協(xié)作開(kāi)發(fā)技術(shù)。本系統(tǒng)主要做了一下幾項(xiàng)工作：(1) 電路設(shè)計(jì)。此部分包括待測(cè)信號(hào)的前端放大與整形電路設(shè)計(jì)、單片機(jī)主模塊電路設(shè)計(jì)、單片機(jī)外圍電路設(shè)計(jì)等，其中放大與整形電路通過(guò)在Proteus下的仿真調(diào)試。(2) 單片機(jī)匯編語(yǔ)言編寫(xiě)、調(diào)試與仿真測(cè)試。此模塊為整個(gè)系統(tǒng)的主要部分，匯編語(yǔ)言在Keil μvision 2環(huán)境下編寫(xiě)與調(diào)試，同時(shí)部分模塊采用Keil μvision 2 與Proteus聯(lián)合調(diào)試的方法，這大大提高了系統(tǒng)開(kāi)發(fā)的速度。(3) CPLD部分Verilog HDL代碼編寫(xiě)與測(cè)試、仿真。此部分在Quartus II ，并通過(guò)ModelsimAltera 。本設(shè)計(jì)中存在著許多不足之處，由于仿真軟件的限制，單片機(jī)與CPLD部分沒(méi)有進(jìn)行聯(lián)合仿真，并且沒(méi)有做成實(shí)物。 展望本系統(tǒng)進(jìn)行的是信號(hào)的頻率、周期、脈寬以及占空比的測(cè)量。在傳統(tǒng)的生產(chǎn)制造企業(yè)中，頻率計(jì)被廣泛的應(yīng)用在產(chǎn)線的生產(chǎn)測(cè)試中。頻率計(jì)能夠快速的捕捉到晶體振蕩器輸出頻率的變化，用戶通過(guò)使用頻率計(jì)能夠迅速的發(fā)現(xiàn)有故障的晶振產(chǎn)品，確保產(chǎn)品質(zhì)量。在計(jì)量實(shí)驗(yàn)室中，頻率計(jì)被用來(lái)對(duì)各種電子測(cè)量設(shè)備的本地振蕩器進(jìn)行校準(zhǔn)。 　　在無(wú)線通訊測(cè)試中，頻率計(jì)既可以被用來(lái)對(duì)無(wú)線通訊基站的主時(shí)鐘進(jìn)行校準(zhǔn)，還可以被用來(lái)對(duì)無(wú)線電臺(tái)的跳頻信號(hào)和頻率調(diào)制信號(hào)進(jìn)行分析。本系統(tǒng)中，利用單片機(jī)串口與PC機(jī)進(jìn)行通訊，系統(tǒng)中的串口通信只是完成了虛擬終端顯示功能，可以考慮在PC終端編寫(xiě)應(yīng)用軟件進(jìn)行數(shù)據(jù)顯示、數(shù)據(jù)存儲(chǔ)以及數(shù)據(jù)統(tǒng)計(jì)等功能。比如實(shí)際應(yīng)用模型——心率測(cè)量?jī)x，通過(guò)測(cè)量并統(tǒng)計(jì)患者在不同時(shí)刻的心率可以得知患者的病況。此外，本系統(tǒng)可以擴(kuò)展成通過(guò)無(wú)線網(wǎng)絡(luò)對(duì)測(cè)量結(jié)果進(jìn)行傳輸。 51 東北大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 參考文獻(xiàn) 參考文獻(xiàn)1. 張兆莉，蔡永泉，王玨. 基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)[J]. 自動(dòng)化儀表，2006，27(11)：152. 陳尚志，胡榮強(qiáng)，胡合松. 基于FPGA自適應(yīng)數(shù)字頻率計(jì)的設(shè)計(jì)[J]. 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