【導(dǎo)讀】師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加。而使用過的材料。均已在文中作了明確的說明并表示了謝意。不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。究做出重要貢獻(xiàn)的個人和集體，均已在文中以明確方式標(biāo)明。全意識到本聲明的法律后果由本人承擔(dān)。同意學(xué)校保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。本人授權(quán)大學(xué)可以將本學(xué)位。涉密論文按學(xué)校規(guī)定處理。本課題的等精度數(shù)字頻率計(jì)設(shè)計(jì)，采用當(dāng)今電子設(shè)計(jì)領(lǐng)域流行的EDA技術(shù)，及高、低電平的占空比。區(qū)域內(nèi)保持恒定的測試精度。選取的這種綜合測量法作為數(shù)字頻率計(jì)的測。量算法，提出了基于CPLD的數(shù)字頻率計(jì)的設(shè)計(jì)方案。際測量效果，證明該設(shè)計(jì)方案切實(shí)可行，能達(dá)到較高的頻率測量精度。處理、鍵盤掃描和控制數(shù)碼管的顯示輸出。系統(tǒng)將單片機(jī)AT89C51的控制靈活性。系統(tǒng)具有結(jié)構(gòu)緊湊、體積小，可靠性高，測頻范圍寬、精度高等優(yōu)點(diǎn)。

　　

【正文】 拉電阻拉高，作為輸入。 P2 口當(dāng)用作外部程序存儲器或外部數(shù)據(jù)存儲器進(jìn)行存取時， P2 口輸出 16 位地址 的高八位。 P3 口 :P3 口管腳是八個帶內(nèi)部上拉電阻的雙向 1/0 口，可驅(qū)動 4 個 TTL 門。當(dāng) P3 口寫入 ’1’后，被內(nèi)部上拉為高電平，并用作輸入。 P3 口也可作為 AT89C51的一些特殊功能口，如下表所示 : 管腳備選功能 P3. 0 RXD(串行輸入口 ) P3. 1 TYD(串行輸出口 ) /INTO(外部中斷 0) /INTI(外部中斷 I) P3. 4 TO(計(jì)時器 0 外部輸入 ) P3. 4 TI 計(jì)時器 1 外部輸入 ) P3. 6/WR(外部數(shù)據(jù)存儲器寫選通 ) P3. 7 /RD(外部數(shù)據(jù) 存儲器讀選通 ) P3 口同時為快閃編程和編程校驗(yàn)接收一些控制信號 。 單片機(jī)控制電路 單片機(jī)測頻控制電路如圖 310 所示，由單片機(jī)完成整個測量電路的測試控制、數(shù) 據(jù)處理和顯示輸出， CPLD 完成各種測試功能 。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 18 圖 310 單片機(jī)測頻控制電路 (1)由于 CPLD 在對頻率進(jìn)行計(jì)數(shù)時，采用 32 位二進(jìn)制計(jì)數(shù)器， 8 位數(shù)據(jù)總線的單片機(jī)分四次將 32 位數(shù)據(jù)全部讀出。利用 AT89C51 的 PO 口讀計(jì)數(shù)器COUNT 輸出 B[7..0]標(biāo)準(zhǔn)頻率信號的值， P2 口讀計(jì)數(shù)器 COUNT 輸出 B[15. . 8]被測信號的值。 被讀出的四組 8 位數(shù)據(jù)通過 AT89C51 的 SSO, SS1 地址編碼選擇。由 P1 口輸出控制。 (2) CS:由單片機(jī)的 P1. 0 口控制。 CS=0 時，等精度測頻 。CS=1 時，測脈寬。 (3) CLR:系統(tǒng)全清零功能。 (4) ED2:脈寬計(jì)數(shù)結(jié)束狀態(tài)信號， ED2=1 計(jì)數(shù)結(jié)束。 (5) AS:自校和測頻選擇。 AS=1 測頻， AS=0 自校。 (6) STROBE:為預(yù)置門閘，門寬可通過鍵盤由單片機(jī)控制， STROBE=1 時，預(yù)置門打開 :STROBE=0 時，預(yù)置門關(guān)閉。 (7) EDl:測頻計(jì)數(shù)結(jié)束狀態(tài)信號， ED1=0 時計(jì)數(shù)結(jié)束。 (8) SS0, SS1:計(jì)數(shù)位讀出選通控制。若令 SS= [SS 1, SS0]，則當(dāng) SS=0. 1, 2, 3時可從 PO 口和 P2 口由低 8 位至高 8 位分別讀出兩組 4 個 8 位計(jì)數(shù)值。 (9) FS 為標(biāo)準(zhǔn)頻率信號輸入，此頻率來源于 50MHz 的有源晶振。 (10) FX 為被測信號輸入，此信號是經(jīng)過限幅整形電路后的信號。 (11) FC 為自校頻率，取自單片機(jī)的外接晶振 。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 19 圖 210 為輸入信號整形電路。被測信號經(jīng) 限幅電路 (由兩片 1N4148 組成 )限幅后，由兩級直接禍合放大器放大，最后再由施密特觸發(fā)器整形，送入 CPLD 進(jìn)行測頻。該電路 R, C 參數(shù)根據(jù)實(shí)際所測信號的帶寬確定，如頻率較高 (大于70MHz )則電路和 PCB 布線都需作較大改動。本測頻儀調(diào)試階段所用信號為信號發(fā)生器輸出的標(biāo)準(zhǔn)信號，故對該電路部分未做深入分析，如果要做實(shí)際應(yīng)用，該電路部分還需進(jìn)一步研究。 圖 311 輸入信號整形模塊 外圍電路設(shè)計(jì) 鍵盤接口電路 鍵盤接口電路如圖 211 所示。鍵盤控制命令由并入串出移位寄存器 74LS165讀入。當(dāng)一鍵盤按下時，該線為低電平，在單片機(jī)主程序中置 P3. 2 為 ’0’，將鍵值置入，然后再將 與 P3. 5 口置 ’1’，將鍵盤值讀入單片機(jī)，從而實(shí)現(xiàn)對鍵盤動態(tài)掃描，實(shí)時將鍵盤命令交單片機(jī)處理。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 20 圖 312 鍵盤接口電路 顯示電路 圖 212 中， AT89C51 以串行通信方式 0，即同步移位寄存器方式通過 P3:0, P3:1 實(shí)現(xiàn)顯示碼傳送， 8 個共陽極數(shù)碼管由 8 片串入并出 74LS164 驅(qū)動，由于74LS164 芯片輸出低電平時具有 8MA 的灌電流能力，在靜態(tài)顯示方式下足以保證顯示亮度。因 為 74LS164 輸出沒有鎖存功能，因此，在傳送信號時輸出端數(shù)碼管會有瞬間閃爍，但由于系統(tǒng)采用 12MHz 晶振。傳送波特率高達(dá) 1M，且一次發(fā)送數(shù)據(jù)很少，故閃爍并不明顯。 P3:4 用于鍵盤和顯示電路的切換選通。另外，由于鍵盤和顯示電路共享單片機(jī)的串行口，在每次顯示前，程序必須將 P3:2置 ’0’，將 74LS165 的輸出置 ’1’，才能保證 P3:0 口正確傳送顯示數(shù)據(jù)。 圖 313 顯示電路 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 21 電源模塊 整個電路的供電電源如圖 213 所示， 220V交流電經(jīng)變壓、整流、濾波后，由一片 78L05 三端穩(wěn)壓器向系統(tǒng)提供 +5V電壓信號。 圖 314 電源模塊 其它電路 單片機(jī)的時鐘電路由 12MHz 的晶振提供。 CPLD 的標(biāo)準(zhǔn)頻率信號由 50MHz的有源晶振提供。自校輸入信號取自單片機(jī)的 12MHz 晶振。被測信號經(jīng)過放大整形電路調(diào)理后輸入。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 22 第四 章 軟件部分 Quartus II 概述 Quartus II 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界最大可編程邏輯器件供應(yīng)商之一。 Quartus II 在 21 世紀(jì)初推出，是 Altera 前一代FPGA/CPLD 集成開發(fā)環(huán)境 MAX 十 plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在 Quartus II 上可以完成 FPGA 開發(fā)的整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Altera 的 Quartus II 提供了完整的多平臺設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng) (SOPC)設(shè)計(jì)的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計(jì)工具，并為 Altera DSP 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。 Quartus II 設(shè)計(jì)工具完全支持 VHDL, Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL, Verilog 邏輯綜合器。 Quartus II 也可以利用第三方的綜合工具，如 Leonardo Spectrum, Synplify Pro,FPGA Compiler II，并能直接調(diào)用這些工具。同樣， Quartus II 具備仿真功能，同時也支持第三方的仿真工具，如 ModelSim。此外， Quartus II 與MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具。 Quartus II 包括模塊化的編譯器。編譯器包括的功能模塊有分析 /綜合器 (Analysisamp。Synthesis)、適配器 (Fitter)、裝配器 (Assembler)、時序分析器 (Timing Analyzer)、設(shè)計(jì)輔助模塊 (Design Assistant)、 EDA 網(wǎng)表文件生成器 (EDA Netlist Writer)和編輯數(shù)據(jù)接口 (Compiler Database Interface)等?？梢酝ㄟ^選擇 Start Compilation 來運(yùn)行所有的編譯器模塊，也可以通過選擇 Start 單獨(dú)運(yùn)行各個模塊。還可以通過選擇 Compiler Tool (Tools 菜單 )，在 CompilerTool 窗口中運(yùn)行該模塊來啟動編譯器模塊。在 Compiler Tool 窗口中，可以打開該 模塊的設(shè)置文件或報告文件，或打開其他相關(guān)窗口。 此外， Quartus II 還包含許多十分有用的 LPM (Library of ParameterizedModules)模塊，它們是復(fù)雜或高級系統(tǒng)構(gòu)建的重要組成部分，在 SOPC 設(shè)計(jì)中被大量使用，也可在 Quartus 1l 普通設(shè)計(jì)文件一起使用。 Altera 提供的 LPM 函數(shù)均基于 Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì) 。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能。例如各類片上存儲器、 DSP 模塊、 LVDS 驅(qū)動器、 PLL 以及 SERDES 和 DDIO 電路模塊等。 圖 31 中所示的上排是 Quartus II 編譯設(shè)計(jì)主控界面，它顯示了 Quartus II自動設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編程文件匯編 (裝配 )、時序參數(shù)提取以及編程下載幾個步驟。在圖 31 下東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 23 排的流程框圖，是與上面的 Quartus II 設(shè)計(jì)流程相對照的標(biāo)準(zhǔn)的 EDA 開發(fā)流程。 Quartus II編譯器支持的硬件描述語言有 VHDL(支持 VHDL39。 87 及 VHDL39。 97標(biāo)準(zhǔn) )、 Verilog HDL 及 AHDL (Altera HDL) } AHDL 是 Altera 公司自己設(shè)計(jì)、制定的硬件描述語言，是一種以結(jié)構(gòu)描述方式為主的硬件描述語言，只有企業(yè)標(biāo)準(zhǔn)。 Quartus II 允許來自第三方的 EDIF 文件輸入，并提供了很多 EDA 軟件的接口， Quartus II 支持層次化設(shè)計(jì)，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設(shè)計(jì)方式完成的模塊 (元件 )進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的 問題。在設(shè)計(jì)輸入之后， Quartus II 的編譯器將給出設(shè)計(jì)輸入的錯誤報告。Quartus II 擁有性能良好的設(shè)計(jì)錯誤定位器，用于確定文本或圖形設(shè)計(jì)中的錯誤。對于使用 HDL的設(shè)計(jì)，可以使用 Quartus II帶有的 RTL Viewer 觀察綜合后的 RTL圖。在進(jìn)行編譯后，可對設(shè)計(jì)進(jìn)行時序仿真。在作仿真前，需要利用波形編輯器編輯一個波形激勵文件，用于仿真驗(yàn)證時的激勵。編譯和仿真經(jīng)檢測無誤后，便可以將下載信息通過 QuartusII 提供的編程器下載入目標(biāo)器件中了 。 圖 41 Quartus II 設(shè)計(jì)流程圖 Quartus II 使用 VHDL 實(shí)現(xiàn)系統(tǒng)功能的全過程 電子系統(tǒng)的設(shè)計(jì)方法 現(xiàn)代電子系統(tǒng)一般由模擬子系統(tǒng)、數(shù)字子系統(tǒng)和微處理器子系統(tǒng)二大部分組成。從概念上講，凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能對電路板進(jìn)行設(shè)計(jì)，通過設(shè)計(jì)電路板來實(shí)現(xiàn)系統(tǒng)功能。利用 EDA 工具，采用可編程器件，通過設(shè)計(jì)芯片來實(shí)現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計(jì)方法。新的設(shè)計(jì)方法能夠由設(shè)計(jì)者定義器件的內(nèi)部邏輯，將原來由電路板設(shè)計(jì)完成的大部分工作放在芯片的設(shè)計(jì)中進(jìn)行。這樣不僅可以 通過芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度，從而有效的增強(qiáng)了設(shè)計(jì)的靈活性，東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 24 提高了工作效率。同時，基于芯片的設(shè)計(jì)可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗。圖 32 所示為電子系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法和基于芯片的設(shè)計(jì)方法。 圖 42（ a）傳統(tǒng)設(shè)計(jì)方法 （ b）基于芯片設(shè)計(jì)方法 可編程邏輯器件和 EDA 技術(shù)給今天的硬件系統(tǒng)設(shè)計(jì)者提供了強(qiáng)有力的工具，使得電子系統(tǒng)的設(shè)計(jì)方法發(fā)生了質(zhì)的變化。現(xiàn)在，只要擁有一臺計(jì)算機(jī)、一套相應(yīng)的 EDA 軟件和空白的 可編程邏輯器件芯片，在實(shí)驗(yàn)室里就可以完成數(shù)字系統(tǒng)的設(shè)計(jì)和生產(chǎn)。 “自頂向下”與“自底向上”的設(shè)計(jì)方 法 過去，電子產(chǎn)品設(shè)計(jì)的基本思路一直是先選用標(biāo)準(zhǔn)通用集成電路芯片，再由這些芯片和其他元件自下而上的構(gòu)成電路、子系統(tǒng)和系統(tǒng)。這樣設(shè)計(jì)出的電子系統(tǒng)所用元件的種類和數(shù)量均較多，體積與功耗大，可靠性差。隨著集成電路技術(shù)的不斷進(jìn)步，現(xiàn)在人們可以把數(shù)以億計(jì)的晶體管，幾萬門、幾十萬門、甚至幾百萬門的電路集成在一塊芯片上。半導(dǎo)體集成電路己由早期的單元集成、部件電路集成發(fā)展到整機(jī)電路集成和系統(tǒng)電路集成。電子系統(tǒng)的設(shè)計(jì) 方法也由過去的那種集成電路廠家提供通用芯片，整機(jī)系統(tǒng)用戶采用這些芯片組成電子系統(tǒng)的“ bottomup