【文章內(nèi)容簡(jiǎn)介】 和計(jì)數(shù)器 B 同時(shí)分為對(duì) fx和 f0的周期數(shù)進(jìn)行累加計(jì)數(shù)。在 T時(shí)間內(nèi)，若計(jì)數(shù)器 A 的累計(jì)數(shù)為 Na，計(jì)數(shù)器 B的累計(jì)數(shù)為 Nb，則 Na=Tr*fx和 Nb=Tr*f0，因此可以計(jì)算出被測(cè)頻率 fx=f0(Na/Nb)。 輸 入 通 道 閘 門 A 計(jì) 數(shù) 器 A顯 示運(yùn) 算 器控 制 電 路時(shí) 基 分 頻 閘 門 B 計(jì) 數(shù) 器 Bf xf 0 圖 21 等精度測(cè)量原理圖 由此可見，多周期同步法測(cè)頻技術(shù)的實(shí)際閘門時(shí)間 Tr不是固定的值，而是被測(cè)信號(hào)周期的整數(shù)倍，計(jì)數(shù)器 A 的計(jì)數(shù)脈沖與閘門 A的開、閉是完全同步的，因而不存在 +1 個(gè) 等精度測(cè)量 原理 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 總體設(shè)計(jì)思路 4 圖 22 等精度數(shù)字頻率計(jì)原理圖 在圖中，預(yù)置門控信號(hào)是寬度為 Tpr的一個(gè)脈沖， CNT1 和 CNT2 是兩個(gè)可控的計(jì)數(shù)器。標(biāo)準(zhǔn)頻率信號(hào)從 CNT1 的時(shí)鐘輸入端 CLK 輸入，其頻率為 fs，經(jīng)整 形后的被測(cè)信號(hào)從 CNT2 的時(shí)鐘輸入端 CLR輸入，設(shè)其實(shí)際頻率為 fx。當(dāng)預(yù)置門控信號(hào)為高時(shí)，經(jīng)整形后的被測(cè)信號(hào)的上升沿通過(guò) D 觸發(fā)器的 Q 端同時(shí)啟動(dòng)計(jì)數(shù)器CNT1 和 CNT2。 CNT1 和 CNT2 分別對(duì)被測(cè)信號(hào) (頻率為 fx)和標(biāo)準(zhǔn)頻率信號(hào) (頻率為 fs)同時(shí)計(jì)數(shù)。當(dāng)預(yù)置門信號(hào)為低電平時(shí)。隨后而至的被測(cè)信號(hào)的上升沿將使兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。設(shè)在一次預(yù)置門時(shí)間 Tpr內(nèi)對(duì)被測(cè)信號(hào)的計(jì)數(shù)值為 Nx，對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為從，則下式成立 : 則計(jì)數(shù)結(jié)束后由 CNT1 和 CNT2 輸出的計(jì)數(shù)值，根據(jù)上式的等精度測(cè)量公式即可計(jì)算出被測(cè)信號(hào)的頻率。 由上述可見，等精度測(cè)頻法具有以下三個(gè)特點(diǎn) :(I)相對(duì)測(cè)量誤 差與被測(cè)頻率的高低無(wú)關(guān) 。(2)增大 Tpr 或 fs可以增大 Ns，減少測(cè)量誤差，提高測(cè)量精度 。(3)鍘量精度與預(yù)置門寬度和標(biāo)準(zhǔn)頻率有關(guān)，與被測(cè)信號(hào)的頻率無(wú)關(guān)，在預(yù)置門和常規(guī)側(cè)頻閘門時(shí)間相同而被側(cè)信號(hào)頻率同的情 況下 ，等精度測(cè)量法的測(cè)量精度不變。保證了測(cè)量的精度。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 5 (1) 對(duì)于頻率測(cè)試功能，測(cè)頻范圍為 Hz～ 50 MHz；對(duì)于測(cè)頻精度，測(cè)頻全域相對(duì)誤差恒為百萬(wàn)分之一。 (2) 對(duì)于周期測(cè)試功能，信號(hào)測(cè)試范圍與精度要求與測(cè)頻功能相同。 (3) 對(duì)于脈寬測(cè)試功能，測(cè)試范圍為 μs～ 1 s，測(cè)試精度為 μs。 (4) 對(duì)于占空比測(cè)試功能，測(cè)試精度為 1%～ 99%。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 6 第三 章 硬件電路設(shè)計(jì) 等精度數(shù)字頻率計(jì)涉及到的計(jì)算包括加、減、乘、除，耗用的資源比較大，用一般中小規(guī)模 CPLD/FPGA 芯片難以實(shí)現(xiàn)。因此，我們選擇單片機(jī)和CPLD/FPGA 的結(jié)合來(lái)實(shí)現(xiàn)。電路系統(tǒng)原理框圖如圖 21 所示，其中單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出 。CPLD/FPGA完成各種測(cè)試功能 :鍵盤控制命令通過(guò)一片 74LS165 并入 串出移位寄存器讀入單片機(jī)，實(shí)現(xiàn)測(cè)頻、測(cè)脈寬及測(cè)占空比等功能，單片機(jī)從 CPLD/FPGA 讀回計(jì)數(shù)數(shù)據(jù)并進(jìn)行運(yùn)算，向顯示電路輸出測(cè)量結(jié)果 :顯示器電路采用七段 LED動(dòng)態(tài)顯示，由 8個(gè)芯片 74LS164分別驅(qū)動(dòng)數(shù)碼管 。 電 源 部 分鍵 盤 輸 入單片機(jī)被 測(cè) 信 號(hào)整 形 電 路顯 示 電 路5 0 M H Z標(biāo) 準(zhǔn) 頻 率時(shí) 鐘 電 路CPLD芯片自 校 輸 入 圖 31 系統(tǒng)頂層框圖 系統(tǒng)的基本工作方式如下 : （ 1） P0 口是單片機(jī)與 CPLD 的數(shù)據(jù)傳送通信口， P1 口用于鍵盤掃描，實(shí)現(xiàn)各測(cè)試功能的轉(zhuǎn)換 。P2 口為雙向控制口。 P3 口為 LED 的串行顯示控制口。系統(tǒng)設(shè)置 5 個(gè)功能鍵 :占空比、脈寬、周期、頻率和 復(fù)位。 （ 2） 顯示電路由 8 個(gè)數(shù)碼管組成 :7 個(gè) LED 數(shù)碼管組成測(cè)量數(shù)據(jù)顯示器，另一個(gè)獨(dú)立的數(shù)碼管用于狀態(tài)顯示。 （ 3） 測(cè)頻標(biāo)準(zhǔn)頻率 50MHz 信號(hào)由晶體振蕩源電路提供。待測(cè)信號(hào)經(jīng)放大整形后輸入 CPLD/FPGA 的 TCLK。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 7 CPLD的結(jié)構(gòu)與功能介紹 可編程邏輯器件是 20 世紀(jì) 70 年代發(fā)展起來(lái)的一種新型邏輯器件，它是大規(guī)模集成電路技術(shù)的飛速發(fā)展與計(jì)算機(jī)輔助設(shè)計(jì)、計(jì)算機(jī)輔助生產(chǎn)和計(jì)算機(jī)輔助測(cè)試相結(jié)合的一種產(chǎn)物，是現(xiàn)代數(shù)字電子系統(tǒng)向超高集成度、超低功耗、超小封裝和專用 化方向發(fā)展的重要基礎(chǔ)。它的應(yīng)用和發(fā)展不僅簡(jiǎn)化了電路設(shè)計(jì)，降低了成本，提高了系統(tǒng)的可靠性和保密性，而且給數(shù)字系統(tǒng)的設(shè)計(jì)方法帶來(lái)了革命性的變化。 該測(cè)頻系統(tǒng)選用的 CPLD 器件是 ALTERA 公司所生產(chǎn)的 MAX 7000 系列中的EPM7128SLC8415。它是在 ALTERA 公司的第二代 MAX結(jié)構(gòu)基礎(chǔ)上，采用先進(jìn)的氧化物半導(dǎo)體 EEPROM 技術(shù)制造的。可容納各種各樣、獨(dú)立的組合邏輯和時(shí)序邏輯函數(shù)?？梢钥焖俣行У闹匦戮幊?，并保證可編程擦除 100 次。 EPM7128SLC8415包含 128 個(gè)宏單元，每 16 個(gè)宏 單元組成一個(gè)邏輯陣列塊，同時(shí)，每個(gè)宏單元有一個(gè)可編程的“與”陣和固定的“或”陣，以及一個(gè)具有獨(dú)立可編程時(shí)鐘、時(shí)鐘使能、清除和置位功能的可配置觸發(fā)器。 EPM7128SLC8415 的 結(jié)構(gòu) 框圖 中邏 輯陣 列 塊 (LAB) 由 16 個(gè)宏 單 元(Macrocells)陣列組成，多個(gè)邏輯陣列塊通過(guò)可編程互連陣列 (PTA)互相連按 。宏單元 (Macrocells)由邏輯陣列、乘積項(xiàng)選擇陣列和可編程寄存器等 3個(gè)功能模塊組成 :可編程互連陣列 (PTA)是一種可編程全局總線，連接著器件中的任何曰信號(hào)起源和信號(hào)目的地，使信號(hào)可以通過(guò) 整個(gè)器件，且 PTA 消除了信號(hào)之間的時(shí)間偏移，有固定的延時(shí)，使時(shí)間性能容易預(yù)測(cè) 。I/0 控制塊 (I/0 Control Block)允許每一個(gè) 1/0 管腳可以被單獨(dú)的配置為輸入、輸出、雙向管腳，且所有工 /0 引腳都有一個(gè)三態(tài)緩沖器。 等精度數(shù)字頻率計(jì) 項(xiàng)目設(shè)計(jì)方案 等精度數(shù)字頻率計(jì)的 設(shè)計(jì) 等精度數(shù)字頻率計(jì)涉及到的計(jì)算包括加、減、乘、除，耗用的資源比 較大，用一般中小規(guī)模 CPLD/FPGA 芯片難以實(shí)現(xiàn)。因此，我們選擇單片機(jī)和CPLD/FPGA 的結(jié)合來(lái)實(shí)現(xiàn)。電路系統(tǒng)原理框圖如圖 33 所示，其中單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出； CPLD/FPGA 完成各種測(cè)試功能；鍵盤信號(hào)由 AT89C51 單片機(jī)進(jìn)行處理，它從 CPLD/FPGA 讀回計(jì)數(shù)數(shù)據(jù)并東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 8 進(jìn)行運(yùn)算，向顯示電路輸出測(cè)量結(jié)果；顯示器電路采用七段 LED 動(dòng)態(tài)顯示，由8 個(gè)芯片 74LS164 分別驅(qū)動(dòng)數(shù)碼管。 等精度頻率計(jì)測(cè)試模塊 LIBRARY IEEE。 USE 。 USE 。 ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC。 START, CLRTRIG, FSTD, TF: IN STD_LOGIC。 SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 EEND: OUT STD_LOGIC。 CPBZ ENDD: OUT STD_LOGIC)。 END ENTITY DJDPLJ。 ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS 自校 /測(cè)試頻率選擇模塊 例化 PORT(CHKF, FIN, CHOIS: IN STD_LOGIC。 FOUT: OUT STD_LOGIC)。 END COMPONENT FIN。 COMPONENT CONTRL IS 測(cè)頻、周期控制模塊 例化 PORT(FIN, START, CLR, FSD: IN STD_LOGIC。 CLK1,EEND, CLK2, CLRC: OUT STD_LOGIC)。 END COMPONENT CONTRL。 等精度數(shù)字頻率計(jì)主要由以下幾個(gè)部分組成 （ 1） 信號(hào)整形電路。用于對(duì)待側(cè)信號(hào)進(jìn)行放大和整形，以便作為 PLD 器件的屬于信號(hào)。 （ 2） 測(cè)頻電路。測(cè)頻電路是測(cè)頻的核心電路模塊，可以由 FPGS 等 PLD 器件擔(dān)任。 （ 3） 單片機(jī)電路模塊。用于控制 FPGA 的測(cè)頻操作和讀取測(cè)頻數(shù)據(jù)，并作出相應(yīng)數(shù)據(jù)處理。安排單片機(jī)的 P0 口直接讀取測(cè)試數(shù)據(jù)， P2 口向 FPGA 發(fā)控制命令。 （ 4） 100MHZ 的標(biāo)準(zhǔn)頻率信號(hào)源。本模塊采用高頻穩(wěn)定度和高精度度的晶振作為標(biāo)準(zhǔn)頻率發(fā)生器，產(chǎn)生 100MHZ 的標(biāo)準(zhǔn)頻率信號(hào)直接進(jìn)入 FPGA。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 9 （ 5） 鍵盤模塊?？梢杂?5 個(gè)鍵執(zhí)行測(cè)試控制，一個(gè)是復(fù)位鍵，其余是命令鍵。 （ 6） 數(shù)碼顯示模塊。可以用 7 個(gè)數(shù)碼管顯示測(cè)試結(jié)果，最高可表達(dá)百萬(wàn)分之一的精度?？紤]到提高單片機(jī) I/O 口的利用率，降低編程復(fù)雜性，提高單片機(jī)的計(jì)算速度以及降低數(shù)碼顯示器對(duì)主系統(tǒng)的干擾，可以采用串行靜態(tài)顯示方式。 系統(tǒng)的基本工作方式如下 (1) P0 口是單片機(jī)與 FPGA 的數(shù)據(jù)傳送通信口， P1 口用于鍵盤掃描，實(shí)現(xiàn)各測(cè)試功能的轉(zhuǎn)換； P2 口為雙向控制口。 P3 口為 LED 的串行顯示控制口。系統(tǒng)設(shè)置 5 個(gè)功能鍵：占空比、脈寬、周期、頻率和復(fù)位。 (2) 7 個(gè) LED 數(shù)碼管組成測(cè)量數(shù)據(jù)顯示器，另一個(gè)獨(dú)立的數(shù)碼管用于狀態(tài)顯示。 (3) BCLK 為測(cè)頻標(biāo)準(zhǔn)頻率 50 MHz 信號(hào)輸入端，由晶體振蕩源電路提供。 （ 4） 待測(cè)信號(hào)經(jīng)放大整形后輸入 CPLD/FPGA 的 TCLK。 CPLD/FPGA 測(cè)頻專用模塊的 VHDL 程序設(shè)計(jì) 利用 VHDL 設(shè)計(jì)的測(cè)頻模塊邏輯結(jié)構(gòu)如圖 23 所示，其中有關(guān)的接口信號(hào)規(guī)定如下： (1) TF()： TF=0 時(shí)等精度測(cè)頻； TF=1 時(shí) 測(cè)脈寬。 (2) CLR/TRIG()：當(dāng) TF=0 時(shí)系統(tǒng)全清零功能；當(dāng) TF=1 時(shí) CLRTRIG 的上跳沿將啟動(dòng) CNT2，進(jìn)行脈寬測(cè)試計(jì)數(shù)。 (3) ENDD()：脈寬計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， ENDD=1 計(jì)數(shù)結(jié)束。 (4) CHOICE()：自校 /測(cè)頻選擇， CHOICE=1 測(cè)頻； CHOICE=0 自校。 (5) START()：當(dāng) TF=0 時(shí)，作為預(yù)置門閘，門寬可通過(guò)鍵盤由單片機(jī)控制， START=1 時(shí)預(yù)置門開；當(dāng) TF=1 時(shí)， START 有第二功能，此時(shí)，當(dāng) START=0時(shí)測(cè)負(fù)脈寬，當(dāng) START=1 時(shí)測(cè)正脈寬。利用此功能可分別獲得脈寬和占空比數(shù)據(jù)。 (6) EEND()：等精度測(cè)頻計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， EEND=0 時(shí)計(jì)數(shù)結(jié)束。 (7) SEL[2..0](， ， )：計(jì)數(shù)值讀出選通控制。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 10 C LKC LRQ[ 31 . . 0]CNTins tFINST AR TC LRF SDC LK 1EE N DC LK 2C LR CC ON T R Lins t 1FINST AR TC LREN D DPU LC ON T R L2ins t 2C H KFFINC H OI SF OU TFINins t 4C LK 2F SDCNLPU LC LK OU TGA T Eins t 5C LKC LRQ[ 31 . . 0]CNTins t 6V C CC H KF IN P U TV C CFIN IN P U TV C C