【文章內(nèi)容簡(jiǎn)介】 一步的綜合做準(zhǔn)備。如果編譯后形成的文件是標(biāo)準(zhǔn)VHDL文件，在綜合前即可以對(duì)所描述的內(nèi)容進(jìn)行仿真，稱為行為仿真。即將設(shè)計(jì)源程序直接送至VHDL仿真器中仿真。因?yàn)榇藭r(shí)的仿真只是根據(jù)VHDL的語(yǔ)義進(jìn)行的，與具體電路沒(méi)有關(guān)系。在仿真中，可以充分發(fā)揮VHDL中適用于仿真控制的語(yǔ)句，對(duì)于大型電路系統(tǒng)的設(shè)計(jì)，這一仿真過(guò)程是十分必要的，但一般情況下，可以略去這一步驟。設(shè)計(jì)的第三步驟是綜合，將軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性掛鉤，這是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合器對(duì)源文件的綜合是針對(duì)某一FPGA/CPLD供應(yīng)商的產(chǎn)品系列的，因此，綜合后的結(jié)果具有硬件可實(shí)現(xiàn)性。在綜合后，HDL綜合器一般可生成EDIF，XNF或VHDL等格式的網(wǎng)表文件，它們從門級(jí)描述了最基本的門電路結(jié)構(gòu)。綜合通過(guò)后必須利用FPGA/CPLD布局、布線適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。適配完成后，EDA軟件將產(chǎn)生針對(duì)此項(xiàng)設(shè)計(jì)的多項(xiàng)結(jié)果：適配報(bào)告；時(shí)序仿真用網(wǎng)表文件；下載文件；適配錯(cuò)誤報(bào)告等。將適配器產(chǎn)生的配置/下載文件通過(guò)FPGA/CPLD編程器或下載電纜載入目標(biāo)芯片F(xiàn)PGA或CPLD中，然后進(jìn)入最后一個(gè)步驟：硬件仿真或測(cè)試，以便在更真實(shí)的環(huán)境中檢驗(yàn)設(shè)計(jì)的運(yùn)行情況。這里所謂的硬件仿真，是針對(duì)ASIC設(shè)計(jì)而言的。在ASIC設(shè)計(jì)中，比較常用的方法是利用FPGA對(duì)系統(tǒng)的設(shè)計(jì)進(jìn)行功能檢測(cè)，通過(guò)后再將其VHDL設(shè)計(jì)以ASIC形式實(shí)現(xiàn)；而硬件測(cè)試則是針對(duì)FPGA或CPLD直接用于電路系統(tǒng)的檢測(cè)而言的。 用FPGA/CPLD開(kāi)發(fā)的優(yōu)缺點(diǎn)基于EDA技術(shù)的FPGA/CPLD器件的開(kāi)發(fā)應(yīng)用可以從根本上解決MCU所遇到的問(wèn)題。與MCU相比，F(xiàn)PGA/CPLD的優(yōu)勢(shì)是多方面的和根本性的，如編程方式簡(jiǎn)便、先進(jìn)、高速、高可靠性，開(kāi)發(fā)工具和設(shè)計(jì)語(yǔ)言的標(biāo)準(zhǔn)化，開(kāi)發(fā)周期短，功能強(qiáng)大，應(yīng)用廣闊等，使FPGA/CPLD以其不可替代的地位及伴隨而來(lái)的極具知識(shí)經(jīng)濟(jì)特征的IP芯核產(chǎn)業(yè)的崛起，正越來(lái)越受到業(yè)內(nèi)人士的密切關(guān)注。FPGA/CPLD設(shè)計(jì)方法也有其局限性，如FPGA/CPLD設(shè)計(jì)軟件一般需要對(duì)電路進(jìn)行邏輯綜合優(yōu)化，已得到易于實(shí)現(xiàn)的結(jié)果，這使得最終設(shè)計(jì)和原始設(shè)計(jì)之間在邏輯實(shí)現(xiàn)和時(shí)延方面具有一定的差異。從而使傳統(tǒng)設(shè)計(jì)方法中經(jīng)常采用的一些電路形式在FPGA/CPLD設(shè)計(jì)方法中并不適用。這就要求設(shè)計(jì)人員更加了解FPGA/CPLD設(shè)計(jì)軟件的特點(diǎn)，才能得到優(yōu)化的設(shè)計(jì)。同時(shí)FPGA/CPLD的容量I/O數(shù)目都是有限的，因此，一個(gè)較大的電路必須經(jīng)過(guò)邏輯劃分才能用多個(gè)FPGA/CPLD芯片實(shí)現(xiàn)。早期的FPGA芯片不能實(shí)現(xiàn)存儲(chǔ)器、模擬電路等一些特殊形式的電路。最新的一些FPGA產(chǎn)品集成了通用的RAM結(jié)構(gòu)。但這種結(jié)構(gòu)要么利用率不高，要么不完成符合設(shè)計(jì)者的需要?？傊喾矫娴娜秉c(diǎn)來(lái)自于FPGA本身的結(jié)構(gòu)局限性，短期內(nèi)很難得到很好的解決。 FPGA設(shè)計(jì)流程文本編輯器（HDL源程序）對(duì)于目標(biāo)器件為FPGA和CPLD的HDL設(shè)計(jì)，其工程設(shè)計(jì)的流程如圖22所示?，F(xiàn)具體說(shuō)明如下。HDL源程序HDL仿真器（行為仿真，功能仿真，時(shí)序仿真）HDL綜合器邏輯綜合，優(yōu)化網(wǎng)表文件FPGA布線/適配器自動(dòng)優(yōu)化，布局，布線/適配熔絲圖，SRAM文件，HDL網(wǎng)表編程器下載電纜編程，下載功能仿真時(shí)序仿真測(cè)試電路硬件測(cè)試圖22 EDA設(shè)計(jì)流程文本編輯用任何文本編輯器都可以進(jìn)行，通常VHDL文件保存為vhd文件，Verilog文件保存為v文件。使用編譯工具編譯源文件HDL的編譯器有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有自己的編譯器。邏輯綜合將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合。綜合的目的是在于將設(shè)計(jì)的源文件由語(yǔ)言轉(zhuǎn)換為實(shí)際的電路。但是此時(shí)還沒(méi)有在芯片中形成真正的電路。這一步的最終目的是生成門電路級(jí)的網(wǎng)表。布局、布線將第3步生成的網(wǎng)表文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到CPLD/FPGA內(nèi)。這一步的目的是生成用于下載的編程文件。在這一步，將用到第3步生成的網(wǎng)表，并根據(jù)CPLD/FPGA廠商的器件容量，結(jié)構(gòu)等進(jìn)行布局、布線。這就好像在設(shè)計(jì)PCB時(shí)的布局布線一樣。先將各個(gè)設(shè)計(jì)中的門根據(jù)網(wǎng)表的內(nèi)容和器件的結(jié)構(gòu)放在器件的特定部位。然后，在根據(jù)網(wǎng)表中提供的各門的連接，把各個(gè)門的輸入輸出連接起來(lái)。最后，生成一個(gè)供編程的文件。這一步同時(shí)還會(huì)加一些時(shí)序信息到你的設(shè)計(jì)項(xiàng)目中去，以便于你做后仿真。后仿真利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。（也叫布局布線仿真或時(shí)序仿真）。這一步主要是為了確定你的設(shè)計(jì)在布局布線之后，是不是還滿足你的設(shè)計(jì)要求。編程，下載如果前幾步都沒(méi)有發(fā)生錯(cuò)誤，并且符合設(shè)計(jì)要求，這一步就可以將由適配器等產(chǎn)生的配置或下載文件通過(guò)編程器或下載電纜下載到目標(biāo)芯片中。七、硬件測(cè)試硬件測(cè)試的目的是為了在更真實(shí)的環(huán)境中檢驗(yàn)HDL設(shè)計(jì)的運(yùn)行情況，特別是對(duì)于HDL程序設(shè)計(jì)上不是十分規(guī)范，語(yǔ)義上含有一定歧義的程序。 VHDL語(yǔ)言VHDL是超高速集成電路硬件描述語(yǔ)言的英文字頭縮寫簡(jiǎn)稱。它是美國(guó)防開(kāi)發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為IEEE的一種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下和基于庫(kù)的設(shè)計(jì)的特點(diǎn)，因此，設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體分成外部和內(nèi)部。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的：（1）與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。（2）VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。( 3 ) VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了其他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的分設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代表組共同并行工作才能實(shí)現(xiàn)。( 4 ) 對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的吧VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。( 5 ) VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)期間是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。VHDL語(yǔ)言在硬件設(shè)計(jì)領(lǐng)域的作用將與C和C++在軟件設(shè)計(jì)領(lǐng)域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設(shè)計(jì)中，它將逐步取代如邏輯狀態(tài)表和邏輯電路圖等級(jí)比較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將成為數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域中所有技術(shù)人員必須掌握的一種語(yǔ)言。VHDL和可編程邏輯器件的結(jié)合作為一種強(qiáng)有力的設(shè)計(jì)方式，將為設(shè)計(jì)者的產(chǎn)品上市帶來(lái)創(chuàng)紀(jì)錄的速度。 VHDL的特點(diǎn)VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式，描述風(fēng)格以及句法十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱為設(shè)計(jì)實(shí)體（可以是一個(gè)元件、一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（又稱為可視部分，即端口）和內(nèi)部（又稱為不可視部分），即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其它的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分得概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的，具體如下：與其它的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。就目前流行的EDA工具和VHDL綜合器而言，將基于抽象的行為描述風(fēng)格的VHDL程序綜合成為具體的FPGA和CPLD等目標(biāo)器件的網(wǎng)表文件已不成問(wèn)題，只是在綜合與優(yōu)化效率上略有差異。VHDL最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，因此VHDL既是一種硬件電路描述和設(shè)計(jì)語(yǔ)言，也是一種標(biāo)準(zhǔn)的網(wǎng)表格式，還是一種仿真語(yǔ)言。其豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期（即尚未完成），就能用于查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。即在遠(yuǎn)離門級(jí)的高層次上進(jìn)行模擬，使設(shè)計(jì)者對(duì)整個(gè)工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性做出決策。VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能，符合市場(chǎng)所需求的，大規(guī)模系統(tǒng)高效、高速的完成必須由多人甚至多個(gè)開(kāi)發(fā)組共同并行工作才能實(shí)現(xiàn)的特點(diǎn)。VHDL中設(shè)計(jì)實(shí)體的概念、程序包的概念、設(shè)計(jì)庫(kù)的概念為設(shè)計(jì)的分解和并行工作提供了有力的支持。對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地把VHDL描述設(shè)計(jì)轉(zhuǎn)變成為門級(jí)網(wǎng)表。這種方式突破了門級(jí)電路設(shè)計(jì)的瓶頸，極大地減少了電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開(kāi)發(fā)成本。應(yīng)用EDA工具的邏輯優(yōu)化功能，可以自動(dòng)地把一個(gè)綜合后的設(shè)計(jì)變成一個(gè)更高效、更高速的電路系統(tǒng)。反過(guò)來(lái)，設(shè)計(jì)者還可以容易地從綜合和優(yōu)化后的電路獲得設(shè)計(jì)信息，返回去更新修改VHDL設(shè)計(jì)描述，使之更為完善。VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。正因?yàn)閂HDL硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)，VHDL設(shè)計(jì)程序的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍，其中包括各系列的CPLD、FPGA及各種門陣列實(shí)現(xiàn)目標(biāo)。由于VHDL具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需要改變端口類屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。設(shè)計(jì)說(shuō)明：用自然語(yǔ)言表達(dá)系統(tǒng)項(xiàng)目的功能特點(diǎn)和技術(shù)參數(shù)等。建立VHDL行為模型，即將設(shè)計(jì)說(shuō)明已轉(zhuǎn)化為VHDL行為模型。建立模型是為了通過(guò)VHDL仿真器對(duì)整個(gè)系統(tǒng)進(jìn)行系統(tǒng)行為仿真和性能評(píng)估。VHDL行為仿真。這一階段可以利用VHDL仿真器對(duì)頂層系統(tǒng)的行為模型進(jìn)行仿真測(cè)試，檢查模擬結(jié)果，繼而進(jìn)行修改和完善。VHDLRTL級(jí)建模。即將VHDL的行為模型表達(dá)為VHDL行為代碼。前端功能仿真。即對(duì)VHDLRTL級(jí)模型進(jìn)行仿真，簡(jiǎn)稱功能仿真。邏輯綜合。使用邏輯綜合工具將VHDL行為代碼描述轉(zhuǎn)化為結(jié)構(gòu)化的門級(jí)電路。測(cè)試向量生成。功能仿真。結(jié)構(gòu)綜合。門級(jí)時(shí)序仿真。1硬件測(cè)試。 Topdown設(shè)計(jì)方法的優(yōu)點(diǎn)完成符合設(shè)計(jì)人員的設(shè)計(jì)思路；從功能描述開(kāi)始，到最后的物理實(shí)現(xiàn)。功能設(shè)計(jì)可完全獨(dú)立于物理實(shí)現(xiàn)；采用Topdown設(shè)計(jì)方法，功能輸入采用國(guó)際標(biāo)準(zhǔn)的HDL輸入方法，HDL可不含有任何器件的物理信息，因此工程師可以有更多的空間去集中精力進(jìn)行功能描述。設(shè)計(jì)師可以在設(shè)計(jì)過(guò)程的最后階段任意選擇或更改物理器件，不會(huì)在設(shè)計(jì)一開(kāi)始就受到最終所采用器件的約束。設(shè)計(jì)可再利用；設(shè)計(jì)結(jié)果完全可以以一種知識(shí)產(chǎn)權(quán)的方式作為設(shè)計(jì)師或設(shè)計(jì)單位的設(shè)計(jì)結(jié)果，應(yīng)用于不同的產(chǎn)品設(shè)計(jì)中，做到成果的再利用。易于設(shè)計(jì)的更改；設(shè)計(jì)工程師可在極短的時(shí)間內(nèi)修改設(shè)計(jì)，對(duì)各種FPGA/CPLD結(jié)構(gòu)進(jìn)行設(shè)計(jì)結(jié)果規(guī)模（門消耗）和速度（時(shí)序）的比較，選擇最優(yōu)方案。設(shè)計(jì)和處理大規(guī)模復(fù)雜電路；目前的FPGA/CPLD器件正向高集成度、深亞微米工藝發(fā)展。為設(shè)計(jì)系統(tǒng)的小型化，低功耗、高可靠性等提供了集成的手段。設(shè)計(jì)周期縮短，生產(chǎn)率大大提高，產(chǎn)品上市時(shí)間提前，性能明顯提高，產(chǎn)品競(jìng)爭(zhēng)力加強(qiáng)。據(jù)統(tǒng)計(jì)，采用Topdown設(shè)計(jì)方法的生產(chǎn)率可達(dá)到傳統(tǒng)設(shè)計(jì)方法的2到4倍。 MAX+PLUS II介紹本次設(shè)計(jì)選用的開(kāi)發(fā)環(huán)境為美國(guó)ALTERA公司自行設(shè)計(jì)開(kāi)發(fā)的EDA工具M(jìn)AX+PLUS II。它具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。它的器件系列從最初的MAX系列到最新的FLEX10K系列，從500門到10萬(wàn)門提供了滿足各種條件需要的一系列器件MAX+PLUS II結(jié)合各種系列器件的物理結(jié)構(gòu)，提供了各種的優(yōu)化措施，以在提高工作速度和資源利用率之間給以平衡。 MAX+PLUS II提供了原理圖輸入、文本輸入和波形輸入等多種輸入手段，并可以任意組合使用。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設(shè)計(jì)電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中（如FPGA芯片），做成ASIC芯片。用