【文章內容簡介】 一步的綜合做準備。如果編譯后形成的文件是標準VHDL文件，在綜合前即可以對所描述的內容進行仿真，稱為行為仿真。即將設計源程序直接送至VHDL仿真器中仿真。因為此時的仿真只是根據(jù)VHDL的語義進行的，與具體電路沒有關系。在仿真中，可以充分發(fā)揮VHDL中適用于仿真控制的語句，對于大型電路系統(tǒng)的設計，這一仿真過程是十分必要的，但一般情況下，可以略去這一步驟。設計的第三步驟是綜合，將軟件設計與硬件的可實現(xiàn)性掛鉤，這是將軟件轉化為硬件電路的關鍵步驟。綜合器對源文件的綜合是針對某一FPGA/CPLD供應商的產(chǎn)品系列的，因此，綜合后的結果具有硬件可實現(xiàn)性。在綜合后，HDL綜合器一般可生成EDIF，XNF或VHDL等格式的網(wǎng)表文件，它們從門級描述了最基本的門電路結構。綜合通過后必須利用FPGA/CPLD布局、布線適配器將綜合后的網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。適配完成后，EDA軟件將產(chǎn)生針對此項設計的多項結果：適配報告；時序仿真用網(wǎng)表文件；下載文件；適配錯誤報告等。將適配器產(chǎn)生的配置/下載文件通過FPGA/CPLD編程器或下載電纜載入目標芯片F(xiàn)PGA或CPLD中，然后進入最后一個步驟：硬件仿真或測試，以便在更真實的環(huán)境中檢驗設計的運行情況。這里所謂的硬件仿真，是針對ASIC設計而言的。在ASIC設計中，比較常用的方法是利用FPGA對系統(tǒng)的設計進行功能檢測，通過后再將其VHDL設計以ASIC形式實現(xiàn)；而硬件測試則是針對FPGA或CPLD直接用于電路系統(tǒng)的檢測而言的。 用FPGA/CPLD開發(fā)的優(yōu)缺點基于EDA技術的FPGA/CPLD器件的開發(fā)應用可以從根本上解決MCU所遇到的問題。與MCU相比，F(xiàn)PGA/CPLD的優(yōu)勢是多方面的和根本性的，如編程方式簡便、先進、高速、高可靠性，開發(fā)工具和設計語言的標準化，開發(fā)周期短，功能強大，應用廣闊等，使FPGA/CPLD以其不可替代的地位及伴隨而來的極具知識經(jīng)濟特征的IP芯核產(chǎn)業(yè)的崛起，正越來越受到業(yè)內人士的密切關注。FPGA/CPLD設計方法也有其局限性，如FPGA/CPLD設計軟件一般需要對電路進行邏輯綜合優(yōu)化，已得到易于實現(xiàn)的結果，這使得最終設計和原始設計之間在邏輯實現(xiàn)和時延方面具有一定的差異。從而使傳統(tǒng)設計方法中經(jīng)常采用的一些電路形式在FPGA/CPLD設計方法中并不適用。這就要求設計人員更加了解FPGA/CPLD設計軟件的特點，才能得到優(yōu)化的設計。同時FPGA/CPLD的容量I/O數(shù)目都是有限的，因此，一個較大的電路必須經(jīng)過邏輯劃分才能用多個FPGA/CPLD芯片實現(xiàn)。早期的FPGA芯片不能實現(xiàn)存儲器、模擬電路等一些特殊形式的電路。最新的一些FPGA產(chǎn)品集成了通用的RAM結構。但這種結構要么利用率不高，要么不完成符合設計者的需要?？傊?，多方面的缺點來自于FPGA本身的結構局限性，短期內很難得到很好的解決。 FPGA設計流程文本編輯器（HDL源程序）對于目標器件為FPGA和CPLD的HDL設計，其工程設計的流程如圖22所示。現(xiàn)具體說明如下。HDL源程序HDL仿真器（行為仿真，功能仿真，時序仿真）HDL綜合器邏輯綜合，優(yōu)化網(wǎng)表文件FPGA布線/適配器自動優(yōu)化，布局，布線/適配熔絲圖，SRAM文件，HDL網(wǎng)表編程器下載電纜編程，下載功能仿真時序仿真測試電路硬件測試圖22 EDA設計流程文本編輯用任何文本編輯器都可以進行，通常VHDL文件保存為vhd文件，Verilog文件保存為v文件。使用編譯工具編譯源文件HDL的編譯器有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有自己的編譯器。邏輯綜合將源文件調入邏輯綜合軟件進行綜合。綜合的目的是在于將設計的源文件由語言轉換為實際的電路。但是此時還沒有在芯片中形成真正的電路。這一步的最終目的是生成門電路級的網(wǎng)表。布局、布線將第3步生成的網(wǎng)表文件調入PLD廠家提供的軟件中進行布線，即把設計好的邏輯安放到CPLD/FPGA內。這一步的目的是生成用于下載的編程文件。在這一步，將用到第3步生成的網(wǎng)表，并根據(jù)CPLD/FPGA廠商的器件容量，結構等進行布局、布線。這就好像在設計PCB時的布局布線一樣。先將各個設計中的門根據(jù)網(wǎng)表的內容和器件的結構放在器件的特定部位。然后，在根據(jù)網(wǎng)表中提供的各門的連接，把各個門的輸入輸出連接起來。最后，生成一個供編程的文件。這一步同時還會加一些時序信息到你的設計項目中去，以便于你做后仿真。后仿真利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。（也叫布局布線仿真或時序仿真）。這一步主要是為了確定你的設計在布局布線之后，是不是還滿足你的設計要求。編程，下載如果前幾步都沒有發(fā)生錯誤，并且符合設計要求，這一步就可以將由適配器等產(chǎn)生的配置或下載文件通過編程器或下載電纜下載到目標芯片中。七、硬件測試硬件測試的目的是為了在更真實的環(huán)境中檢驗HDL設計的運行情況，特別是對于HDL程序設計上不是十分規(guī)范，語義上含有一定歧義的程序。 VHDL語言VHDL是超高速集成電路硬件描述語言的英文字頭縮寫簡稱。它是美國防開發(fā)的一種快速設計電路的工具，目前已經(jīng)成為IEEE的一種工業(yè)標準硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設計方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下和基于庫的設計的特點，因此，設計者可以不必了解硬件結構。VHDL主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體分成外部和內部。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統(tǒng)設計的基本點。應用VHDL進行工程設計的優(yōu)點是多方面的：（1）與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。（2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。( 3 ) VHDL語句的行為描述能力和程序結構決定了其他具有支持大規(guī)模設計的分解和已有設計的分設計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代表組共同并行工作才能實現(xiàn)。( 4 ) 對于用VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動的吧VHDL描述設計轉變成門級網(wǎng)表。( 5 ) VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最終設計實現(xiàn)的目標期間是什么，而進行獨立的設計。VHDL語言在硬件設計領域的作用將與C和C++在軟件設計領域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設計中，它將逐步取代如邏輯狀態(tài)表和邏輯電路圖等級比較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將成為數(shù)字系統(tǒng)設計領域中所有技術人員必須掌握的一種語言。VHDL和可編程邏輯器件的結合作為一種強有力的設計方式，將為設計者的產(chǎn)品上市帶來創(chuàng)紀錄的速度。 VHDL的特點VHDL主要用于描述數(shù)字系統(tǒng)的結構、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式，描述風格以及句法十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱為設計實體（可以是一個元件、一個電路模塊或一個系統(tǒng)）分成外部（又稱為可視部分，即端口）和內部（又稱為不可視部分），即設計實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其它的設計就可以直接調用這個實體。這種將設計實體分成內外部分得概念是VHDL系統(tǒng)設計的基本點。應用VHDL進行工程設計的優(yōu)點是多方面的，具體如下：與其它的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了它成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。就目前流行的EDA工具和VHDL綜合器而言，將基于抽象的行為描述風格的VHDL程序綜合成為具體的FPGA和CPLD等目標器件的網(wǎng)表文件已不成問題，只是在綜合與優(yōu)化效率上略有差異。VHDL最初是作為一種仿真標準格式出現(xiàn)的，因此VHDL既是一種硬件電路描述和設計語言，也是一種標準的網(wǎng)表格式，還是一種仿真語言。其豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期（即尚未完成），就能用于查驗設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。即在遠離門級的高層次上進行模擬，使設計者對整個工程設計的結構和功能的可行性做出決策。VHDL語句的行為描述能力和程序結構決定了它具有支持大規(guī)模設計的分解和已有設計的再利用功能，符合市場所需求的，大規(guī)模系統(tǒng)高效、高速的完成必須由多人甚至多個開發(fā)組共同并行工作才能實現(xiàn)的特點。VHDL中設計實體的概念、程序包的概念、設計庫的概念為設計的分解和并行工作提供了有力的支持。對于用VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動地把VHDL描述設計轉變成為門級網(wǎng)表。這種方式突破了門級電路設計的瓶頸，極大地減少了電路設計的時間和可能發(fā)生的錯誤，降低了開發(fā)成本。應用EDA工具的邏輯優(yōu)化功能，可以自動地把一個綜合后的設計變成一個更高效、更高速的電路系統(tǒng)。反過來，設計者還可以容易地從綜合和優(yōu)化后的電路獲得設計信息，返回去更新修改VHDL設計描述，使之更為完善。VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。正因為VHDL硬件描述與具體的工藝技術和硬件結構無關，VHDL設計程序的硬件實現(xiàn)目標器件有廣闊的選擇范圍，其中包括各系列的CPLD、FPGA及各種門陣列實現(xiàn)目標。由于VHDL具有類屬描述語句和子程序調用等功能，對于已完成的設計，在不改變源程序的條件下，只需要改變端口類屬參量或函數(shù)，就能輕易地改變設計的規(guī)模和結構。設計說明：用自然語言表達系統(tǒng)項目的功能特點和技術參數(shù)等。建立VHDL行為模型，即將設計說明已轉化為VHDL行為模型。建立模型是為了通過VHDL仿真器對整個系統(tǒng)進行系統(tǒng)行為仿真和性能評估。VHDL行為仿真。這一階段可以利用VHDL仿真器對頂層系統(tǒng)的行為模型進行仿真測試，檢查模擬結果，繼而進行修改和完善。VHDLRTL級建模。即將VHDL的行為模型表達為VHDL行為代碼。前端功能仿真。即對VHDLRTL級模型進行仿真，簡稱功能仿真。邏輯綜合。使用邏輯綜合工具將VHDL行為代碼描述轉化為結構化的門級電路。測試向量生成。功能仿真。結構綜合。門級時序仿真。1硬件測試。 Topdown設計方法的優(yōu)點完成符合設計人員的設計思路；從功能描述開始，到最后的物理實現(xiàn)。功能設計可完全獨立于物理實現(xiàn)；采用Topdown設計方法，功能輸入采用國際標準的HDL輸入方法，HDL可不含有任何器件的物理信息，因此工程師可以有更多的空間去集中精力進行功能描述。設計師可以在設計過程的最后階段任意選擇或更改物理器件，不會在設計一開始就受到最終所采用器件的約束。設計可再利用；設計結果完全可以以一種知識產(chǎn)權的方式作為設計師或設計單位的設計結果，應用于不同的產(chǎn)品設計中，做到成果的再利用。易于設計的更改；設計工程師可在極短的時間內修改設計，對各種FPGA/CPLD結構進行設計結果規(guī)模（門消耗）和速度（時序）的比較，選擇最優(yōu)方案。設計和處理大規(guī)模復雜電路；目前的FPGA/CPLD器件正向高集成度、深亞微米工藝發(fā)展。為設計系統(tǒng)的小型化，低功耗、高可靠性等提供了集成的手段。設計周期縮短，生產(chǎn)率大大提高，產(chǎn)品上市時間提前，性能明顯提高，產(chǎn)品競爭力加強。據(jù)統(tǒng)計，采用Topdown設計方法的生產(chǎn)率可達到傳統(tǒng)設計方法的2到4倍。 MAX+PLUS II介紹本次設計選用的開發(fā)環(huán)境為美國ALTERA公司自行設計開發(fā)的EDA工具MAX+PLUS II。它具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。它的器件系列從最初的MAX系列到最新的FLEX10K系列，從500門到10萬門提供了滿足各種條件需要的一系列器件MAX+PLUS II結合各種系列器件的物理結構，提供了各種的優(yōu)化措施，以在提高工作速度和資源利用率之間給以平衡。 MAX+PLUS II提供了原理圖輸入、文本輸入和波形輸入等多種輸入手段，并可以任意組合使用。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設計電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中（如FPGA芯片），做成ASIC芯片。用