【文章內(nèi)容簡介】 輯器件和EDA技術(shù)給今天的硬件系統(tǒng)設計者提供了強有力的工具，使得電子系統(tǒng)的設計方法發(fā)生了質(zhì)的變化?，F(xiàn)在，只要擁有一臺計算機、一套相應的EDA軟件和空白的可編程邏輯器件芯片，在實驗室里就可以完成數(shù)字系統(tǒng)的設計和生產(chǎn)。3. 2. 2 自頂向下”與“自底向上”的設計方法 過去，電子產(chǎn)品設計的基本思路一直是先選用標準通用集成電路芯片，再由這些芯片和其他元件自下而上的構(gòu)成電路、子系統(tǒng)和系統(tǒng)。這樣設計出的電子系統(tǒng)所用元件的種類和數(shù)量均較多，體積與能耗大，可靠性差。隨著集成電路技術(shù)的不斷進步，現(xiàn)在人們可以把數(shù)以億計的晶體管，幾萬門、幾十萬門、甚至幾百萬門的電路集成在一塊芯片上。半導體集成電路己由早期的單元集成、部件電路集成發(fā)展到整機電各集成和系統(tǒng)電路集成。電子系統(tǒng)的設計方法也由過去的那種集成電路廠家提供通用芯片，整機系統(tǒng)用戶采用這些芯片組成電子系統(tǒng)的“buttomup”(自底向上)方法改變?yōu)橐环N新的“topdown(自頂向下)設計方法。在這種新的沒計方法中，由整機系統(tǒng)用戶對整個系統(tǒng)進行方案設計和功能劃分，系統(tǒng)的關鍵電路用一片或幾片專用集成電路ASIC來實現(xiàn)，用這些專用集成電路是由系統(tǒng)和電路設計師親自參與設計的，直至完成電路到芯片版圖的設計，再交由IC工廠加工，或者是用可編程ASIC(例如CPLD和FPGA)現(xiàn)場編程實現(xiàn)。圖22所示為電子系統(tǒng)的兩種不同設計方法的步驟TopDownBottomUp行為設計結(jié)構(gòu)設計邏輯設計電路設計版圖設計子系統(tǒng)設計功能塊劃分單元設計系統(tǒng)分析系統(tǒng)總成圖32“自頂向下”與“自底向上”設計方法的步驟 Steps Of topdown and bottomup Design Method在“自頂向下”的設計中，首先需要進行行為設計，確定該電子系統(tǒng)或VLST芯片的功能、性能及允許的芯片面積和成本等。接著進行結(jié)構(gòu)設計，根據(jù)該電子系統(tǒng)或芯片的特點，將其分解為接口清晰、相互關系明確、盡可能簡單的子系統(tǒng)，得到一個總體結(jié)構(gòu)。這個結(jié)構(gòu)可能包括算術(shù)運算單元、控制單元、數(shù)據(jù)通道、各種算法狀態(tài)機等。下一步是把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，即進行邏輯設計。接著進行電路一設計，邏輯圖將進一步轉(zhuǎn)化成電路圖。在很多情況下，這時需進行硬件仿真，以最終確定邏輯設計的正確性。最后是進行版圖設計，即將電路圖轉(zhuǎn)化成版圖。“自底向上”的設計，一般是在系統(tǒng)劃分和分解的基礎上先進行單元設計，在單元的精心設計后逐步向上進行功能塊設計，然后再進行子系統(tǒng)的設計，最后完成系統(tǒng)的總體設計3. 2. 3 VHDL語言簡介 20世紀80年代后期，關國國防部開發(fā)的VHDL語言(VHSIL硬件描寫語言,VHSIC是非常高度迅速綜合的電路的縮寫)是IEEE標準化的硬件描述語言，并且已經(jīng)成為系統(tǒng)描述的國際公認標準，得到眾多EDA公司的支持。 VHDL 語言覆蓋面廣，描述能力強，能支持硬件的設計、驗證、綜合和測試，是一種多層次的硬件描述語言。其設計描述可以是描述電路具體組成的結(jié)構(gòu)描述，也可以是描述電路功能的行為描述。這些描述可以從最抽象的系統(tǒng)級直到最精確的邏輯級，甚至門級。 運用VIDL語言設計系統(tǒng)一般采用自頂向下分層設計的方法，首先從系統(tǒng)級功能設計開始，對系統(tǒng)高層模塊進行行為描述和功能仿真。系統(tǒng)的功能驗證完成后，將抽象的高層設計自頂向下逐級細化，直到與所用可編程邏輯器件相對應的邏輯描述。3. 2. 4 本系統(tǒng)的頂層模塊 在本測頻系統(tǒng)中，對標準頻率信號和被測信號進行測試功能的工作由CPLD來完成。其硬件電路的實現(xiàn)在前面己述，其軟件部分由VHDL語言實現(xiàn)。下而將給出由VHDL語言實現(xiàn)的頂層模塊程序。LIBRARY IEEE。USE IEEE. STD_ LOGIC_1164. ALL。USE IEEE. STD_ LOGIC_ UNSIGNED. ALL。ENTITY FREQUENCY8 ISPORT (SSO, SS1, FS, FX, FC, CLR, AS, STROBE, CS:IN STD_ LOGIC。EDl, ED2:OUT STD_ LOGIC。B:OUT STD_LOGIC VECTOR(15 DOWNTO 0)):END FREQUENCY8:ARCHITICTURE RTL OF FREQUENCY8 ISSIGNAL FXO, CLKX, CLKS, CLE, SSLl:STD_ LOGIC。COMPONENT CHOICE POR (FX, FC, AS:IN STD_ LOGIC。 FOUT:OUT STD_ LOGIC)。END COMPONENT。COMPONENT CONTROL1PORT (FXl，STROBE, CLR, FS, CS, SSL:IN STD_ LOGIC。CLKl, CLK2, CLRC, ED1:OUT STD_ LOGIC)。END COMPONENT 。COMIPONENT CONTROL2PORT ( FIN, STROBE, CLR:IN S39。I39。D_LOGIC。SSL, ED2:OUT STD_ LOGIC)END COMPONENT 。COMPONE\T COUNTPORT (FXl，F(xiàn)Sl，CLR, SS0, SS1:IN STD_LOGIC。B:OUT S39。TD_ LOGIC VECTOR(I5 DOWNTO 0))。END COMPONENT。BEGINUl:CHOICE PORT MAP (FX=FX, FC=FC, AS=AS, FOUT=FXO)。U2:CONTROL IPORT MAP(FXI=FXO, STROBE=STROBE, CLR=CLR, FS=FS, CS=CS, SSL=SSLl CLK1=CLKX, CL K2=CLKS, CLRC=CLE, I。Dl=EDl)U3:CONTROL2 PORT39。 MAP (FIN=FXO, STROBE=STROBE, CLR=CLRSSL=SSLl, ED2=ED2)。U4:COUNT39。 PORT MAP(I39。X1=CLKX, FS1=CLKS, CLR=, SSO=SSO, SSl=SSl , B=B)。END RTL:167。3．3 CPLD模塊仿真 此頂層模塊通過編譯后，其最后的波形結(jié)展如下圖所示，以下所有的仿真波形圖的標準頻率為FS=50}IHz oI圖33為選擇被測信號時的仿真波形圖，F(xiàn)X=10MHEz。, S39。I39。ROBE=0. lms o圖33被測頻率的仿真波形圖 Simulation Waveform Chart of Measured Signal II圖34為選擇自校時的仿真波形圖，F(xiàn)C=12. 5MHz, S TROBE=0. lms .圖34自校頻率的仿真波形圖 Simulation Waveform Chart of Freque。:cy CheckIII圖35為選擇被測信號時，測量被測信號的正脈寬波形圖。圖35被測信號的正脈寬波形圖Pig. 35 Simulation Wavefonn Chart of Positive Pulse Width of }fcasured Sign+1IV圖36為測量自校頻率的正脈寬波形圖圖36自校頻率的正脈寬波形圖 Simulation Waveform Chart of Positive Pulse Width of Frequency CheckV圖37為測量被測信號的負脈寬波形圖圖37被測頻率的負脈寬波形圖 Simulation Waveform Chart of Negative Pulse Width of Measured SignalⅥ圖38為測量自校頻率的負脈寬波形圖圖38自校頻率的負脈寬波形圖 Simulation Waveform Chart of Negative Pulse Width of Frequency Check167。 下載驗證在頂層設計中，將前面硬件電路中所述的各模塊通過元件例化，連接成一個完整的設計實體。然后將此頂層設計文件進行編譯，MAX+PLUS II將自動產(chǎn)生用于MAX器件的編程目標文件(. pof )。將此文件通過上述編程步驟后，最終下載到開發(fā)板上的EPM7128SLC84150167。 單片機的匯編語言編程開始初始化設置鍵盤掃描測頻鍵測周期鍵 自校鍵占空比測脈寬調(diào)測頻子程序調(diào)測周期子程序調(diào)自校子程序調(diào)占空比子程序調(diào)測脈寬子程序圖39測頻主程序流程圖 Flow Chart of Main Procedure圖39表示主程序流程圖。系統(tǒng)初始化后，主程序不斷掃描鍵盤子程序，當某鍵按下時，程序跳轉(zhuǎn)到相應的子程序執(zhí)行其功能，然后返回繼續(xù)執(zhí)行鍵盤掃描主程序。比如當鍵盤子程序掃描到測頻鍵按下時，讀入鍵值后跳轉(zhuǎn)到測頻子程序。開始置測頻控制位清計數(shù)器讀入預置門時間值 開預置門定時讀結(jié)束位調(diào)顯示子程序關預置門計算并將結(jié)果轉(zhuǎn)換BCD碼返回讀入計算結(jié)果圖310測頻子程序流程圖 Flow Chart of Subprogram 測頻子程序先置測頻控制位CLR(), AS()，將CPLD內(nèi)的計數(shù)器清零，選擇測量被測信號。并將CS(P )置零，即為選擇測頻。然后通過鍵盤將預置門的時間值讀入單片機，打開預置門進行測頻計數(shù)，等預置門時間到后，關斷預置門，CPLD關斷預置門后將給單片機一個結(jié)束信號，單片機讀到結(jié)束信號后，通過置[SS1 , SSO]的四個編碼狀態(tài)，分四次將測頻結(jié)果的32位數(shù)據(jù)讀入單片機。測周期時只要將計算結(jié)果由頻率值取倒數(shù)轉(zhuǎn)換為周期值即可。自校子程序與測頻子程序相同。脈寬測量子程序與周期測量子程序基本一致，脈寬測量是將被測信號的脈寬作為閘門信號對標準頻率進行計數(shù)。占空比子程序是分別測出高低電平的脈寬計數(shù)值N1, N2,由公式:占空比=Nl/CN1+N2) X 100算出圖310為測頻子程序流程圖.具體程序如下KEYl:CLR LCALL TIMEMOV R0, 20H 。調(diào)時間值SETB P 1. 4 。系統(tǒng)初始化(CLR=1)CLR P1. 4。 CLR 。CS=0測頻SETB 。 CHOICE=1測量輸入信號SETB 。STROBE=1預置門打開DELY1: ACALL D 1SDJNZ R0, DELY1CLR P1. 3: STROBE=0ACALL CLEARACALL DISPACALL CLEAEEND1:MOV C, P1. 5 。將ED1狀態(tài)送至CJC EEND lMov p2, OffhMOV A, 00111111B:置[P1. 6 (SSO)，P1. 7 (SSl) ]=0, 0 讀數(shù)ANL P1, ANOPMOV A, PO。將Ns的值存入70}73H單元MOV 73H, AMOV p2, OffhMOV A, P2 。各Nx的值存入74}77H單元MOV 77H, ASETB P1. 6NOPMOV A, POMOV 72H, AMOV p2, OffhMOV A, P2MOV 76H, ACLR P1. 6SETS NOPMOV A, POMOV 71H, AMOV p2, OffhMOV n, P2MOV 75II, ASETB Pl. 6NOPMOV n, POMOV 70II, AMOV p2, OffhMOV A, P2MJV 74H, AMOV R0, 80H 。50M標準頻率轉(zhuǎn)換為16進制為2FAF080MOV Rl, OFOHMOV R2, OFAHMOV R3, 02H 。R3為高位MOV R4, 74HMOV R5, 75HMOV R6, 76HMOV R7, 77HMOV R0, 70H ACALL EXTDACALL DISPACALL D_1SACALL D_1SACALL D_1SMOV R0, 74HACALL EXTDACALL DISPACALL D_ISACALL D_ISACALL D_1SRET3. 5. 2 鍵盤掃描子程序該程序采用查詢方式。程序開始后，先在LED上給出CPUREADY的提示字，然后進入鍵盤掃描方式。單片機通過74LS165不斷查詢鍵盤，當有鍵輸入時，將鍵值讀入到預存單元，用軟件延時lOmS消抖，再讀鍵值，和原鍵值進行比較，若和原值不相同，重新掃描鍵盤。若相同，則跳轉(zhuǎn)到相應入口執(zhí)行子程序。鍵盤設有三個時間值鍵，分別為0. 1S, 1S和l0 S，來控制預置門的開關時間。在執(zhí)行功能子程序之前會提示先輸入時間值(在LED上顯示ENTERSJ ) e其程序執(zhí)行過程與鍵盤掃描子程序相同。3. 5. 4 計算及數(shù)值轉(zhuǎn)換子程序單片機讀入測頻計數(shù)結(jié)果后，還要根據(jù)等精度測頻原理進行計算，才能得到最終的測量結(jié)果。這部分計算主要包括:四字節(jié)數(shù)乘法子程序。八字節(jié)數(shù)除以四字節(jié)數(shù)除法子程序。二進制轉(zhuǎn)換BCD碼子程序。具體程序見附錄。3. 5. 6 測頻精度分析及實驗測試 由