【文章內(nèi)容簡介】 連接起來，構(gòu)成各種復(fù)雜功能的系統(tǒng)。 FPGA的發(fā)展非常迅速，形成了各種不同的結(jié)構(gòu)。按邏輯功能塊的大小分類， FPGA可分為細粒度 FPGA和粗粒度 FPGA。細粒度 FPGA的 邏輯功能塊較小，資源可以充分利用，但連線和開關(guān)多，速度慢；粗粒度 FPGA的邏輯功能塊規(guī)模大，功能強，但資源不能充分利用。從邏輯功能塊的結(jié)構(gòu)上分類，可分為查表結(jié)構(gòu)、多路開關(guān)結(jié)構(gòu)和多級與非門結(jié)構(gòu)。根據(jù) FPGA內(nèi)部連線的結(jié)構(gòu)不同，可分為分段互連型 FPGA和連續(xù)互連型 FPGA兩類。分段互連型 FPGA中具有各種不同長度的金屬線，各金屬線段之間通過開關(guān)矩陣或反熔絲編程連接，走線靈活方便，但是無法預(yù)測走線延時 。連續(xù)互連型 FPGA是利用相同長度的金屬線，連接與距離遠近無關(guān)，布線延時是固定的和可預(yù)測的。 Xilinx公司提供的 產(chǎn)品有 XC4000 XC5200, XC9500,XC9500XL, Spartan, Virtex系列。 FPGA是由存放在片內(nèi) RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時， FPGA芯片將 EPROM中數(shù)據(jù)讀入片內(nèi)編程 RAM中，配置完成后， FPGA進入工作狀態(tài)。掉電后， FPGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA能夠反復(fù)使用。FPGA的編程無須專用的 FPGA編程器，只須用通用的 EPROM. PROM編程器即可。當(dāng)需要 修改 FPGA功能時，只需換一片 EPROM即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA的使用非常靈活。 FPGA有多種配置模式 :并行主模式為一片 FPGA加一片 EPROM的方式 。主從模式可以支持一片 PROM編 13 程多片 FPGA。串行模式可以采用串行 PROM編程 FPGA。外設(shè)模式可以將 FPGA作為微處理器的外設(shè)，由微處理器對其編程。 Xilinx FPGA 設(shè)計流程及本文的設(shè)計方式選擇 Xilinx 作為當(dāng)今世界上最大的 FPGA/CPLD生產(chǎn)商之一，提供了多種支持Xilinx FPGA/CPLD結(jié)構(gòu)的開發(fā)系統(tǒng)開發(fā)產(chǎn)品，其中包括具有當(dāng)代水平的設(shè)計軟件，與流行原理圖編輯器和時序仿真器配合的庫和接口軟件，以及基于行為級的設(shè)計輸入工具等等。其開發(fā)軟件不斷升級，由早期的 Foundation系列逐步發(fā)展到現(xiàn)在的 ISE 。 ISE是集成綜合環(huán)境的簡稱，本文設(shè)計選用的是 。完整的 Xilinx FPGA設(shè)計流程包括電路設(shè)計與輸入、功能仿真、綜合、綜合后仿真、實現(xiàn)、布線后仿真和下板調(diào)試等主要步驟。 電路設(shè)計與輸入 (Design Entry) 電路設(shè)計與輸入是根據(jù)工程師的設(shè)計方 法將所設(shè)計的功能描述給 EDA軟件。通常采用硬件描述語言（ HDL）和原理圖設(shè)計輸入方法。但原理圖設(shè)計輸入法在大型的設(shè)計中維護性差，而且所選用的芯片升級換代后，所有的原理圖都要作相應(yīng)的改動。 HDL設(shè)計輸入法中使用最為廣泛的語言是 VHDL、 Verilog HDL，它們共同特點是利于由頂向下設(shè)計，利于模塊的劃分和復(fù)用，可移植性好，通用性好。波形輸入法和狀態(tài)機輸入法是兩種常用的輔助設(shè)計輸入方法，可以在某些特殊情況下緩解設(shè)計者的工作量。本文設(shè)計選用的是 VHDL語言的設(shè)計。 功能仿真 (Behavioral Simulation) 通過功能仿真可以驗證電路功能是否符合設(shè)計要求，及時發(fā)現(xiàn)設(shè)計中的錯誤，加快設(shè)計進度，提高設(shè)計的可靠性。常用仿真工具有 :ModelTech公司的 Modelsim, Synopsys公司的 VCS, Canence公司的 NCVerilog和 NCVHDL等。本文設(shè)計選用的是 Modelsim SE 。 綜合 (Synthesize) 綜合指將 HDL語言，原理圖等設(shè)計輸入翻譯成由與門，或門，非門， RAM寄存器等基本邏輯單元組成的邏輯連接 (網(wǎng)表 )，并根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，輸出 edf和 edn等格式的文件 ,供 FPGA廠家的布局布線器進行實現(xiàn)。常用 FPGA綜合工具有 :Synplicity公司的 Synplify/Synplify Pro, Synopsys公司的 FPGA 14 Compiler II， Xilinx集成開發(fā)環(huán)境自帶的 XST(Xilinx Synthesis Technology)等。由于 Xilinx對自己的 FPGA/CPLD內(nèi)部結(jié)構(gòu)最為了解，所以本文設(shè)計選用的是XST。 綜合后仿真 (Postsynthesize Simulation) 綜合后仿真用于檢查綜合結(jié)果是否與原設(shè)計一致。綜合后仿 真把綜合生成的延時文件反標(biāo)到綜合仿真模型中，可估計門延時帶來的影響，但是不能估計連線延時，仿真結(jié)果與布線后實際情況還有差距。 實現(xiàn) (Implementation) 使用 FPGA廠商提供的工具軟件，根據(jù)所選芯片型號，將綜合輸出的邏輯網(wǎng)表示配置到具體的 FPGA器件上。對于 Xilinx FPGA，實現(xiàn)過程分為 :翻譯(Translate)，映射 (MAP)和布局布線 (Place and Route)三個步驟。因為只有器件開發(fā)商最了解器件的內(nèi)部結(jié)構(gòu)，所以實現(xiàn)步驟必須選用器件開發(fā)商提供的軟件工具。 布線后 仿真 (PostPlace amp。 Route Simulation) 布線后仿真即時序仿真，是將布局布線的延時文件反標(biāo)到設(shè)計中，使仿真既包含門延時，又包括連線延時，全面準(zhǔn)確的反映芯片的實際工作情況。 下板調(diào)試 (Download) 設(shè)計的最后步驟是將生成的配置文件寫入芯片中進行測試。 ISE中包含下載工具 IMPACT，它具有生成 PROM格式的下載文件、向 FPGA/CPLD/PROM下載配置文件、驗證配置數(shù)據(jù)是否正確等功能。本文運用的配置模式為 JTAG模式 (邊界掃描模式 )，通過 TDI（數(shù)據(jù)輸 入）、 TDO（數(shù)據(jù)輸出）、 TMS（測試模式）、 TCK（測試時鐘）等四根信號線實現(xiàn) FPGA的下載與配置。這種模式下，每個 TCK傳送 1bit配置文件。 FPGA 設(shè)計原則 FPGA設(shè)計的一個重要指導(dǎo)原則：面積和速度的平衡與互換。這里“面積”指一個設(shè)計消耗 FPGA/CPLD的邏輯資源的數(shù)量，對于 FPGA可以用所消耗的觸發(fā)器 (FF)和查找表 (LUT)來衡量，更一般的衡量方式可以用設(shè)計所占用的等價邏輯門數(shù)來衡量?！八俣取敝冈O(shè)計在芯片上穩(wěn)定運行所能夠達到的最高頻率，這個頻率由設(shè) 15 計的時序狀況決定，和設(shè)計滿足的時 鐘周期， PAD to PAD Time, Clock Setup Time, Clock Hold Time, ClocktoOutput Delay等眾多時序特征量密切相關(guān)。面積(area)和速度 (speed)這兩個指標(biāo)貫穿著 FPGA設(shè)計的始終，是設(shè)計質(zhì)量評價的終極標(biāo)準(zhǔn)。關(guān)于面積和速度的兩個最基本的概念 :面積與速度的平衡和面積與速度的互換?？茖W(xué)的設(shè)計目標(biāo)應(yīng)該是在滿足設(shè)計時序要求 (包含對設(shè)計頻率的要求 )的前提下，占用最小的芯片面積?；蛘咴谒?guī)定的面積下，使設(shè)計的時序余量更大，頻率跑得更高。面積和速度的地 位是不一樣的。相比之下，滿足時序、工作頻率的要求更重要一些，當(dāng)兩者沖突時，采用速度優(yōu)先的準(zhǔn)則。面積和速度的互換是 FPGA設(shè)計的一個重要思想。 數(shù)字頻率計的測量方案選取 測量部分方案比較： 在頻率測量方法中 ,常用的有直接測頻法、倍頻法和等精度測頻法。這三種方案各有利弊 ,其中直接測頻法是依據(jù)頻率的含義把被測頻率信號加到閘門的輸入端 ,只有在閘門開通時間 T (以 1 s 計 )內(nèi) ,被測 (計數(shù) )的脈沖送到十進制計數(shù)器進行計數(shù)。設(shè)計數(shù)器的計數(shù)值為 N,則可得到被測信號頻率為 f =N。但是由于閘門的開通、關(guān)閉的時間與被測頻率信號的跳變難以同步 ,因此采用此測量方法在低頻段的相對測量誤差可能達到 50% ,即在低頻段不能滿足設(shè)計要求。但根據(jù)三個方案的分析 ,直接測頻法比其他兩個方案更加簡單方便可行 ,直接測頻法雖然在低頻段測量時誤差較大 ,但在低頻段我們可以采用直接測周法測量 ,這樣就可以提高測量精度了。 直接周期測量法是用被測周期信號直接控制計數(shù)門控電路 ,使主門開放時間等于 Tx , 時標(biāo)為 Ts 的脈沖在主門開放時間進入計數(shù)器。 設(shè)在 Tx 期間計數(shù)值為 N,可以根據(jù) Tx =N Ts 來算得被測信號周期。與直接 測頻法相似 ,經(jīng)誤差分析 ,用該測量法測量時 ,被測信號的周期越短 ,測量誤差越大。也就是說 ,直接周期測量法在高頻段時誤差較大 ,但同樣可以在高頻段采用直接測頻法來提高測量精度。占空比測量是分別測被測信號的上升沿脈寬 Tw和 16 周期 T, 并分別將兩數(shù)值直接顯示出來 , 以示占空比 : Q = Tw ∶ T ( 1) 脈沖寬度測量時 ,測量電路在檢測到脈沖信號的上升沿時打開計數(shù)器 , 在下降沿時關(guān)閉計數(shù)器。設(shè)脈沖寬度為 Twx , 計數(shù)時鐘周期為 TS = 1 / fs , 計數(shù)結(jié)果為 N,則根據(jù) Twx = N / fs = N TS 就可 得出測量結(jié)果。這種脈寬測量方法與周期測量方法基本相同。 根據(jù)測頻、測周誤差分析 ,在不同的測量檔位 ,選擇合理的時基信號頻率 ,可以降低測量誤差 ,在此給出數(shù)字頻率計的量程檔位與時基信號分配 ,如表 1 所示。將數(shù)字頻率計分成 6 個量程檔位 ,在 1MHz、 100kHz、 10 kHz 量程檔位完成頻率測量 。 在 1 ms、 10 ms、 100 ms 量程檔完成周期測量。 測量方案確定 綜合上述分析，方案三為本設(shè)計測量部分最佳選擇方案。 方案一 : 采用小規(guī)模數(shù)字集成電路制作 被測信號經(jīng)過放大整形變換為脈沖信號后加到主 控門的輸入端，時基信號經(jīng)控制電路產(chǎn)生閘門信號送至主控門，只有在閘門信號采樣期間內(nèi)輸入信號才通過主控門，若時基信號周期為 T，進入計數(shù)器的輸入脈沖數(shù)為 N，則被信號的測頻率其頻率 F=N/T。 17 方案一測頻原理圖如下 圖 ： 圖 方案二：采用單片機進行測頻控制 單片機技術(shù)比較成熟，功能也比較強大，被測信號經(jīng)放大整形后送入測頻電路，由單片機對測頻電路的輸出信號進行處理，得出相應(yīng)的數(shù)據(jù)送至顯示器顯示。 方案二測頻原理圖如下 圖 ： 圖 該方案優(yōu)點是依賴 成熟的單片機技術(shù)、運算功 能較強、軟件編程靈活、自由度大、設(shè)計成本也較低，缺點是顯而易見的，在傳統(tǒng)的單片機設(shè)計系統(tǒng)中必須使用許多分立元件組成單片機的外圍電路，整個系統(tǒng)顯得十分復(fù)雜，并且單片機的頻率不能做得很高，使得測量精度大大降低。 方案三：采用現(xiàn)場可編程門陣列 (FPGA)為控制核心 采用 FPGA 為控制核心，利用 VHDL 語言編程，下載燒制實現(xiàn)。將所有器件集成在一塊芯片上，體積大大減小的同時還提高了穩(wěn)定性，可實現(xiàn)大規(guī)模和超大規(guī)模的集成電路，測頻測量精度高，測量頻率范圍大，而且編程靈活、調(diào)試方便。 18 第 4 章 簡易數(shù)字頻率計的設(shè)計 數(shù)字頻率計的軟件實現(xiàn) 頻率計的整體實現(xiàn)結(jié)構(gòu) 設(shè)計一個 6 位十進制數(shù)字頻率計 ,需要由四種器件來組成 ,即 :測頻控制信號發(fā)生器 (TESTCTL) 、有時鐘使能的十進制計數(shù)器 (CNT10) 、 24 位鎖存器(REG32B) 、 7 段顯示譯碼器 (LEDL7S) 。因為是 6 位十進制數(shù)字頻率計 ,所以計數(shù)器 CNT10需用 6 個 ,7 段顯示譯碼器 LED7 也需用 6 個。 圖 電路設(shè)計原理框圖 19 頻率計的具體設(shè)計 VHDL (VHSIC Hardware Description Language)即超高速集成電路硬件描述語言。若按傳統(tǒng)的設(shè)計方法 ,完成這個頻率計需用上述的四種器件共計十幾塊芯片構(gòu)成 ,不僅體積大 ,而且因外接引腳多 ,影響可靠性。而采用 EDA 技術(shù) ,整個設(shè)計分僅兩步 :第一步 ,在 MAX + PLUS Ⅱ開發(fā)工具中 ,先用 VHDL 語言分別編寫出以上四種器件的文本文件 (稱為底層文件 ) ,并將它們分別轉(zhuǎn)換成相應(yīng)的器件 ,然后分別進行時序仿真 ,使每個器件的時序仿真結(jié)果與設(shè)計要求一致 。第二步 ,將這四種器件共十幾塊芯片按電路設(shè)計圖連接起來 ,形成頂層文件后進行整個系統(tǒng)的綜合 ,并將整個頻率計作 為一個器件進行時序仿真。下面分步給出設(shè)計過程。 （ 1）測頻控制信號發(fā)生器 頻率測量的基本原理是計算每秒鐘內(nèi)待測信號的脈沖個數(shù)。為此 ,測頻控制信號發(fā)生器 TESTCTL 應(yīng)設(shè)置一個控制信號時鐘 CLK,一個計數(shù)使能信號輸出端TESTEN、一個與 TESTEN 輸出信號反向的鎖存輸出信號 LOAD、和清零輸出信號CLRJ_CNT。如 CLK的輸入頻率為 1HZ ,則輸出信號端 TESTEN 輸出一個脈寬恰好為 1 秒的周期信號 ,可以作為閘門信號用。由它對頻率計的每一個計數(shù)器的使能端進行同步控制。當(dāng) JSEN 高電平時允許計數(shù) ,低 電平時停止計數(shù) ,并保持所計的數(shù)。在停止計數(shù)期間 ,鎖存信號 LOAD 的上跳沿將計數(shù)器在前 1 秒鐘的計數(shù)值鎖存進24 位鎖存 SCQ32B ,由 7 段譯碼器譯出并穩(wěn)定顯示。設(shè)置鎖存器的好處是 ,顯示的數(shù)據(jù)穩(wěn)定 ,