【文章內(nèi)容簡(jiǎn)介】 連接起來(lái)，構(gòu)成各種復(fù)雜功能的系統(tǒng)。 FPGA的發(fā)展非常迅速，形成了各種不同的結(jié)構(gòu)。按邏輯功能塊的大小分類(lèi)， FPGA可分為細(xì)粒度 FPGA和粗粒度 FPGA。細(xì)粒度 FPGA的 邏輯功能塊較小，資源可以充分利用，但連線和開(kāi)關(guān)多，速度慢；粗粒度 FPGA的邏輯功能塊規(guī)模大，功能強(qiáng)，但資源不能充分利用。從邏輯功能塊的結(jié)構(gòu)上分類(lèi)，可分為查表結(jié)構(gòu)、多路開(kāi)關(guān)結(jié)構(gòu)和多級(jí)與非門(mén)結(jié)構(gòu)。根據(jù) FPGA內(nèi)部連線的結(jié)構(gòu)不同，可分為分段互連型 FPGA和連續(xù)互連型 FPGA兩類(lèi)。分段互連型 FPGA中具有各種不同長(zhǎng)度的金屬線，各金屬線段之間通過(guò)開(kāi)關(guān)矩陣或反熔絲編程連接，走線靈活方便，但是無(wú)法預(yù)測(cè)走線延時(shí) 。連續(xù)互連型 FPGA是利用相同長(zhǎng)度的金屬線，連接與距離遠(yuǎn)近無(wú)關(guān)，布線延時(shí)是固定的和可預(yù)測(cè)的。 Xilinx公司提供的 產(chǎn)品有 XC4000 XC5200, XC9500,XC9500XL, Spartan, Virtex系列。 FPGA是由存放在片內(nèi) RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)， FPGA芯片將 EPROM中數(shù)據(jù)讀入片內(nèi)編程 RAM中，配置完成后， FPGA進(jìn)入工作狀態(tài)。掉電后， FPGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA能夠反復(fù)使用。FPGA的編程無(wú)須專(zhuān)用的 FPGA編程器，只須用通用的 EPROM. PROM編程器即可。當(dāng)需要 修改 FPGA功能時(shí)，只需換一片 EPROM即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA的使用非常靈活。 FPGA有多種配置模式 :并行主模式為一片 FPGA加一片 EPROM的方式 。主從模式可以支持一片 PROM編 13 程多片 FPGA。串行模式可以采用串行 PROM編程 FPGA。外設(shè)模式可以將 FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。 Xilinx FPGA 設(shè)計(jì)流程及本文的設(shè)計(jì)方式選擇 Xilinx 作為當(dāng)今世界上最大的 FPGA/CPLD生產(chǎn)商之一，提供了多種支持Xilinx FPGA/CPLD結(jié)構(gòu)的開(kāi)發(fā)系統(tǒng)開(kāi)發(fā)產(chǎn)品，其中包括具有當(dāng)代水平的設(shè)計(jì)軟件，與流行原理圖編輯器和時(shí)序仿真器配合的庫(kù)和接口軟件，以及基于行為級(jí)的設(shè)計(jì)輸入工具等等。其開(kāi)發(fā)軟件不斷升級(jí)，由早期的 Foundation系列逐步發(fā)展到現(xiàn)在的 ISE 。 ISE是集成綜合環(huán)境的簡(jiǎn)稱(chēng)，本文設(shè)計(jì)選用的是 。完整的 Xilinx FPGA設(shè)計(jì)流程包括電路設(shè)計(jì)與輸入、功能仿真、綜合、綜合后仿真、實(shí)現(xiàn)、布線后仿真和下板調(diào)試等主要步驟。 電路設(shè)計(jì)與輸入 (Design Entry) 電路設(shè)計(jì)與輸入是根據(jù)工程師的設(shè)計(jì)方 法將所設(shè)計(jì)的功能描述給 EDA軟件。通常采用硬件描述語(yǔ)言（ HDL）和原理圖設(shè)計(jì)輸入方法。但原理圖設(shè)計(jì)輸入法在大型的設(shè)計(jì)中維護(hù)性差，而且所選用的芯片升級(jí)換代后，所有的原理圖都要作相應(yīng)的改動(dòng)。 HDL設(shè)計(jì)輸入法中使用最為廣泛的語(yǔ)言是 VHDL、 Verilog HDL，它們共同特點(diǎn)是利于由頂向下設(shè)計(jì)，利于模塊的劃分和復(fù)用，可移植性好，通用性好。波形輸入法和狀態(tài)機(jī)輸入法是兩種常用的輔助設(shè)計(jì)輸入方法，可以在某些特殊情況下緩解設(shè)計(jì)者的工作量。本文設(shè)計(jì)選用的是 VHDL語(yǔ)言的設(shè)計(jì)。 功能仿真 (Behavioral Simulation) 通過(guò)功能仿真可以驗(yàn)證電路功能是否符合設(shè)計(jì)要求，及時(shí)發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，加快設(shè)計(jì)進(jìn)度，提高設(shè)計(jì)的可靠性。常用仿真工具有 :ModelTech公司的 Modelsim, Synopsys公司的 VCS, Canence公司的 NCVerilog和 NCVHDL等。本文設(shè)計(jì)選用的是 Modelsim SE 。 綜合 (Synthesize) 綜合指將 HDL語(yǔ)言，原理圖等設(shè)計(jì)輸入翻譯成由與門(mén)，或門(mén)，非門(mén)， RAM寄存器等基本邏輯單元組成的邏輯連接 (網(wǎng)表 )，并根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，輸出 edf和 edn等格式的文件 ,供 FPGA廠家的布局布線器進(jìn)行實(shí)現(xiàn)。常用 FPGA綜合工具有 :Synplicity公司的 Synplify/Synplify Pro, Synopsys公司的 FPGA 14 Compiler II， Xilinx集成開(kāi)發(fā)環(huán)境自帶的 XST(Xilinx Synthesis Technology)等。由于 Xilinx對(duì)自己的 FPGA/CPLD內(nèi)部結(jié)構(gòu)最為了解，所以本文設(shè)計(jì)選用的是XST。 綜合后仿真 (Postsynthesize Simulation) 綜合后仿真用于檢查綜合結(jié)果是否與原設(shè)計(jì)一致。綜合后仿 真把綜合生成的延時(shí)文件反標(biāo)到綜合仿真模型中，可估計(jì)門(mén)延時(shí)帶來(lái)的影響，但是不能估計(jì)連線延時(shí)，仿真結(jié)果與布線后實(shí)際情況還有差距。 實(shí)現(xiàn) (Implementation) 使用 FPGA廠商提供的工具軟件，根據(jù)所選芯片型號(hào)，將綜合輸出的邏輯網(wǎng)表示配置到具體的 FPGA器件上。對(duì)于 Xilinx FPGA，實(shí)現(xiàn)過(guò)程分為 :翻譯(Translate)，映射 (MAP)和布局布線 (Place and Route)三個(gè)步驟。因?yàn)橹挥衅骷_(kāi)發(fā)商最了解器件的內(nèi)部結(jié)構(gòu)，所以實(shí)現(xiàn)步驟必須選用器件開(kāi)發(fā)商提供的軟件工具。 布線后 仿真 (PostPlace amp。 Route Simulation) 布線后仿真即時(shí)序仿真，是將布局布線的延時(shí)文件反標(biāo)到設(shè)計(jì)中，使仿真既包含門(mén)延時(shí)，又包括連線延時(shí)，全面準(zhǔn)確的反映芯片的實(shí)際工作情況。 下板調(diào)試 (Download) 設(shè)計(jì)的最后步驟是將生成的配置文件寫(xiě)入芯片中進(jìn)行測(cè)試。 ISE中包含下載工具 IMPACT，它具有生成 PROM格式的下載文件、向 FPGA/CPLD/PROM下載配置文件、驗(yàn)證配置數(shù)據(jù)是否正確等功能。本文運(yùn)用的配置模式為 JTAG模式 (邊界掃描模式 )，通過(guò) TDI（數(shù)據(jù)輸 入）、 TDO（數(shù)據(jù)輸出）、 TMS（測(cè)試模式）、 TCK（測(cè)試時(shí)鐘）等四根信號(hào)線實(shí)現(xiàn) FPGA的下載與配置。這種模式下，每個(gè) TCK傳送 1bit配置文件。 FPGA 設(shè)計(jì)原則 FPGA設(shè)計(jì)的一個(gè)重要指導(dǎo)原則：面積和速度的平衡與互換。這里“面積”指一個(gè)設(shè)計(jì)消耗 FPGA/CPLD的邏輯資源的數(shù)量，對(duì)于 FPGA可以用所消耗的觸發(fā)器 (FF)和查找表 (LUT)來(lái)衡量，更一般的衡量方式可以用設(shè)計(jì)所占用的等價(jià)邏輯門(mén)數(shù)來(lái)衡量?！八俣取敝冈O(shè)計(jì)在芯片上穩(wěn)定運(yùn)行所能夠達(dá)到的最高頻率，這個(gè)頻率由設(shè) 15 計(jì)的時(shí)序狀況決定，和設(shè)計(jì)滿足的時(shí) 鐘周期， PAD to PAD Time, Clock Setup Time, Clock Hold Time, ClocktoOutput Delay等眾多時(shí)序特征量密切相關(guān)。面積(area)和速度 (speed)這兩個(gè)指標(biāo)貫穿著 FPGA設(shè)計(jì)的始終，是設(shè)計(jì)質(zhì)量評(píng)價(jià)的終極標(biāo)準(zhǔn)。關(guān)于面積和速度的兩個(gè)最基本的概念 :面積與速度的平衡和面積與速度的互換?？茖W(xué)的設(shè)計(jì)目標(biāo)應(yīng)該是在滿足設(shè)計(jì)時(shí)序要求 (包含對(duì)設(shè)計(jì)頻率的要求 )的前提下，占用最小的芯片面積。或者在所規(guī)定的面積下，使設(shè)計(jì)的時(shí)序余量更大，頻率跑得更高。面積和速度的地 位是不一樣的。相比之下，滿足時(shí)序、工作頻率的要求更重要一些，當(dāng)兩者沖突時(shí)，采用速度優(yōu)先的準(zhǔn)則。面積和速度的互換是 FPGA設(shè)計(jì)的一個(gè)重要思想。 數(shù)字頻率計(jì)的測(cè)量方案選取 測(cè)量部分方案比較： 在頻率測(cè)量方法中 ,常用的有直接測(cè)頻法、倍頻法和等精度測(cè)頻法。這三種方案各有利弊 ,其中直接測(cè)頻法是依據(jù)頻率的含義把被測(cè)頻率信號(hào)加到閘門(mén)的輸入端 ,只有在閘門(mén)開(kāi)通時(shí)間 T (以 1 s 計(jì) )內(nèi) ,被測(cè) (計(jì)數(shù) )的脈沖送到十進(jìn)制計(jì)數(shù)器進(jìn)行計(jì)數(shù)。設(shè)計(jì)數(shù)器的計(jì)數(shù)值為 N,則可得到被測(cè)信號(hào)頻率為 f =N。但是由于閘門(mén)的開(kāi)通、關(guān)閉的時(shí)間與被測(cè)頻率信號(hào)的跳變難以同步 ,因此采用此測(cè)量方法在低頻段的相對(duì)測(cè)量誤差可能達(dá)到 50% ,即在低頻段不能滿足設(shè)計(jì)要求。但根據(jù)三個(gè)方案的分析 ,直接測(cè)頻法比其他兩個(gè)方案更加簡(jiǎn)單方便可行 ,直接測(cè)頻法雖然在低頻段測(cè)量時(shí)誤差較大 ,但在低頻段我們可以采用直接測(cè)周法測(cè)量 ,這樣就可以提高測(cè)量精度了。 直接周期測(cè)量法是用被測(cè)周期信號(hào)直接控制計(jì)數(shù)門(mén)控電路 ,使主門(mén)開(kāi)放時(shí)間等于 Tx , 時(shí)標(biāo)為 Ts 的脈沖在主門(mén)開(kāi)放時(shí)間進(jìn)入計(jì)數(shù)器。 設(shè)在 Tx 期間計(jì)數(shù)值為 N,可以根據(jù) Tx =N Ts 來(lái)算得被測(cè)信號(hào)周期。與直接 測(cè)頻法相似 ,經(jīng)誤差分析 ,用該測(cè)量法測(cè)量時(shí) ,被測(cè)信號(hào)的周期越短 ,測(cè)量誤差越大。也就是說(shuō) ,直接周期測(cè)量法在高頻段時(shí)誤差較大 ,但同樣可以在高頻段采用直接測(cè)頻法來(lái)提高測(cè)量精度。占空比測(cè)量是分別測(cè)被測(cè)信號(hào)的上升沿脈寬 Tw和 16 周期 T, 并分別將兩數(shù)值直接顯示出來(lái) , 以示占空比 : Q = Tw ∶ T ( 1) 脈沖寬度測(cè)量時(shí) ,測(cè)量電路在檢測(cè)到脈沖信號(hào)的上升沿時(shí)打開(kāi)計(jì)數(shù)器 , 在下降沿時(shí)關(guān)閉計(jì)數(shù)器。設(shè)脈沖寬度為 Twx , 計(jì)數(shù)時(shí)鐘周期為 TS = 1 / fs , 計(jì)數(shù)結(jié)果為 N,則根據(jù) Twx = N / fs = N TS 就可 得出測(cè)量結(jié)果。這種脈寬測(cè)量方法與周期測(cè)量方法基本相同。 根據(jù)測(cè)頻、測(cè)周誤差分析 ,在不同的測(cè)量檔位 ,選擇合理的時(shí)基信號(hào)頻率 ,可以降低測(cè)量誤差 ,在此給出數(shù)字頻率計(jì)的量程檔位與時(shí)基信號(hào)分配 ,如表 1 所示。將數(shù)字頻率計(jì)分成 6 個(gè)量程檔位 ,在 1MHz、 100kHz、 10 kHz 量程檔位完成頻率測(cè)量 。 在 1 ms、 10 ms、 100 ms 量程檔完成周期測(cè)量。 測(cè)量方案確定 綜合上述分析，方案三為本設(shè)計(jì)測(cè)量部分最佳選擇方案。 方案一 : 采用小規(guī)模數(shù)字集成電路制作 被測(cè)信號(hào)經(jīng)過(guò)放大整形變換為脈沖信號(hào)后加到主 控門(mén)的輸入端，時(shí)基信號(hào)經(jīng)控制電路產(chǎn)生閘門(mén)信號(hào)送至主控門(mén)，只有在閘門(mén)信號(hào)采樣期間內(nèi)輸入信號(hào)才通過(guò)主控門(mén)，若時(shí)基信號(hào)周期為 T，進(jìn)入計(jì)數(shù)器的輸入脈沖數(shù)為 N，則被信號(hào)的測(cè)頻率其頻率 F=N/T。 17 方案一測(cè)頻原理圖如下 圖 ： 圖 方案二：采用單片機(jī)進(jìn)行測(cè)頻控制 單片機(jī)技術(shù)比較成熟，功能也比較強(qiáng)大，被測(cè)信號(hào)經(jīng)放大整形后送入測(cè)頻電路，由單片機(jī)對(duì)測(cè)頻電路的輸出信號(hào)進(jìn)行處理，得出相應(yīng)的數(shù)據(jù)送至顯示器顯示。 方案二測(cè)頻原理圖如下 圖 ： 圖 該方案優(yōu)點(diǎn)是依賴(lài) 成熟的單片機(jī)技術(shù)、運(yùn)算功 能較強(qiáng)、軟件編程靈活、自由度大、設(shè)計(jì)成本也較低，缺點(diǎn)是顯而易見(jiàn)的，在傳統(tǒng)的單片機(jī)設(shè)計(jì)系統(tǒng)中必須使用許多分立元件組成單片機(jī)的外圍電路，整個(gè)系統(tǒng)顯得十分復(fù)雜，并且單片機(jī)的頻率不能做得很高，使得測(cè)量精度大大降低。 方案三：采用現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)為控制核心 采用 FPGA 為控制核心，利用 VHDL 語(yǔ)言編程，下載燒制實(shí)現(xiàn)。將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，可實(shí)現(xiàn)大規(guī)模和超大規(guī)模的集成電路，測(cè)頻測(cè)量精度高，測(cè)量頻率范圍大，而且編程靈活、調(diào)試方便。 18 第 4 章 簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì) 數(shù)字頻率計(jì)的軟件實(shí)現(xiàn) 頻率計(jì)的整體實(shí)現(xiàn)結(jié)構(gòu) 設(shè)計(jì)一個(gè) 6 位十進(jìn)制數(shù)字頻率計(jì) ,需要由四種器件來(lái)組成 ,即 :測(cè)頻控制信號(hào)發(fā)生器 (TESTCTL) 、有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器 (CNT10) 、 24 位鎖存器(REG32B) 、 7 段顯示譯碼器 (LEDL7S) 。因?yàn)槭?6 位十進(jìn)制數(shù)字頻率計(jì) ,所以計(jì)數(shù)器 CNT10需用 6 個(gè) ,7 段顯示譯碼器 LED7 也需用 6 個(gè)。 圖 電路設(shè)計(jì)原理框圖 19 頻率計(jì)的具體設(shè)計(jì) VHDL (VHSIC Hardware Description Language)即超高速集成電路硬件描述語(yǔ)言。若按傳統(tǒng)的設(shè)計(jì)方法 ,完成這個(gè)頻率計(jì)需用上述的四種器件共計(jì)十幾塊芯片構(gòu)成 ,不僅體積大 ,而且因外接引腳多 ,影響可靠性。而采用 EDA 技術(shù) ,整個(gè)設(shè)計(jì)分僅兩步 :第一步 ,在 MAX + PLUS Ⅱ開(kāi)發(fā)工具中 ,先用 VHDL 語(yǔ)言分別編寫(xiě)出以上四種器件的文本文件 (稱(chēng)為底層文件 ) ,并將它們分別轉(zhuǎn)換成相應(yīng)的器件 ,然后分別進(jìn)行時(shí)序仿真 ,使每個(gè)器件的時(shí)序仿真結(jié)果與設(shè)計(jì)要求一致 。第二步 ,將這四種器件共十幾塊芯片按電路設(shè)計(jì)圖連接起來(lái) ,形成頂層文件后進(jìn)行整個(gè)系統(tǒng)的綜合 ,并將整個(gè)頻率計(jì)作 為一個(gè)器件進(jìn)行時(shí)序仿真。下面分步給出設(shè)計(jì)過(guò)程。 （ 1）測(cè)頻控制信號(hào)發(fā)生器 頻率測(cè)量的基本原理是計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)。為此 ,測(cè)頻控制信號(hào)發(fā)生器 TESTCTL 應(yīng)設(shè)置一個(gè)控制信號(hào)時(shí)鐘 CLK,一個(gè)計(jì)數(shù)使能信號(hào)輸出端TESTEN、一個(gè)與 TESTEN 輸出信號(hào)反向的鎖存輸出信號(hào) LOAD、和清零輸出信號(hào)CLRJ_CNT。如 CLK的輸入頻率為 1HZ ,則輸出信號(hào)端 TESTEN 輸出一個(gè)脈寬恰好為 1 秒的周期信號(hào) ,可以作為閘門(mén)信號(hào)用。由它對(duì)頻率計(jì)的每一個(gè)計(jì)數(shù)器的使能端進(jìn)行同步控制。當(dāng) JSEN 高電平時(shí)允許計(jì)數(shù) ,低 電平時(shí)停止計(jì)數(shù) ,并保持所計(jì)的數(shù)。在停止計(jì)數(shù)期間 ,鎖存信號(hào) LOAD 的上跳沿將計(jì)數(shù)器在前 1 秒鐘的計(jì)數(shù)值鎖存進(jìn)24 位鎖存 SCQ32B ,由 7 段譯碼器譯出并穩(wěn)定顯示。設(shè)置鎖存器的好處是 ,顯示的數(shù)據(jù)穩(wěn)定 ,