【導(dǎo)讀】包括待測信號(hào)的前端放大與整形電路設(shè)計(jì)、單片機(jī)主模塊電路設(shè)計(jì)、單片機(jī)。單片機(jī)匯編語言編寫、調(diào)試與仿真測試。分模塊采用Keilμvision2與Proteus聯(lián)合調(diào)試的方法。CPLD部分VerilogHDL代碼編寫與測試、仿真。機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。它是一種用十進(jìn)制數(shù)字，顯示被測信號(hào)頻率的數(shù)字測量儀器。它的基本功能是測量正弦信號(hào)，方波信號(hào)以及其他。各種單位時(shí)間內(nèi)變化的物理量。生的±1個(gè)字的量化誤差。采用單片機(jī)與CPLD結(jié)合的方式，解決了單片機(jī)測頻范圍限。制的問題，同時(shí)利用單片機(jī)很好地開發(fā)了人機(jī)界面。語言編寫，根據(jù)控制信號(hào)不同進(jìn)行計(jì)數(shù)，并且輸出計(jì)數(shù)值到單片機(jī)接口中。平臺(tái)下，完成了CPLD部分的軟件設(shè)計(jì)、編譯、調(diào)試和仿真，初步達(dá)到了預(yù)期目標(biāo)。

　　

【正文】 !未找到引用源。 系統(tǒng)硬件電路設(shè)計(jì) 19 發(fā)器要求輸入電平很高，所以放大器的放大倍數(shù)要隨輸入信號(hào)幅度隨時(shí)調(diào)整，因此采用一般的方案不能實(shí)現(xiàn)。為了解決這個(gè)問題，我們采用運(yùn)放構(gòu)成過零比較器來實(shí)現(xiàn)，這時(shí)只要待測信號(hào)電壓達(dá)到 20mV(由運(yùn)放參數(shù)決定 )以上，即可將輸入方波、三角波、正弦波或鋸齒波整形成能被計(jì)數(shù)器識(shí)別的矩形脈沖信號(hào)。 所設(shè)計(jì)的電路如圖 所示，其中， R1 是輸入耦合電阻， R2 是穩(wěn) 壓管的限流電阻，D1 和 D2 是 穩(wěn)壓管，經(jīng)放大整形后輸出矩形波，其幅度是177。 5V。 圖 放大整形電路 設(shè)輸入波形 (郎待測信號(hào) )為 30mV、 1KHz 的正弦波，經(jīng) Proteus 仿真得到的輸入、輸出波形如圖 所示。 圖 輸出波形 單片機(jī)部分電路設(shè)計(jì) 單片機(jī)模塊是整個(gè)測量系統(tǒng)的核心控制模塊，該部分主要負(fù)責(zé)自校選擇及顯示、定時(shí)時(shí)間選擇及顯示、控制 CPLD 模塊計(jì)數(shù)數(shù)值讀入、數(shù)據(jù)運(yùn)算、功能選擇及顯示以及測量結(jié)果顯示等。 東北大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 錯(cuò)誤 !未找到引用源。 系統(tǒng)硬件電路設(shè)計(jì) 20 單片機(jī)主控模塊設(shè)計(jì) 如圖 所示，由于 CPLD 在對 頻率進(jìn)行計(jì)數(shù)時(shí)，采用 32 位二進(jìn)制計(jì)數(shù)器， 8 位數(shù)據(jù)總線的單片機(jī)分 12 次將 32 位數(shù)據(jù)全部讀出。利用 AT89C51 的 P0 口讀取三個(gè)計(jì)數(shù)器的計(jì)數(shù)結(jié)果，這三個(gè)計(jì)數(shù)器包括測頻用標(biāo)頻計(jì)數(shù)器 t_b、測頻用待測信號(hào)計(jì)數(shù)器 t_x、測脈寬用標(biāo)頻信號(hào)計(jì)數(shù)器 t_h,被讀出的 12 組 8 位數(shù)據(jù)通過 AT89C51 的 [S3 S2 S1 S0]地址編碼選擇，分別由 P2 口的 、 、 、 輸出控制。 圖 單片機(jī)接口 單片機(jī)主控模塊接口介紹如下： (1) AS：由單片機(jī)的 口控制。 AS=0 時(shí)，自校測 量； AS=1 時(shí)，待測信號(hào)測量。 (2) CLRALL：接 口，系統(tǒng)全清零功能。 (3) STROBE：接 口，閘門信號(hào)，可控制 CPLD 計(jì)數(shù)。 (4) ENDD：接 口，計(jì)數(shù)結(jié)束信號(hào)。 (5) S3S0：分別接 口，計(jì)數(shù)位讀出選通控制。 (6) T3T0：分別接單片機(jī) 口，右端與解碼器 74LS47 連接，控制定時(shí)時(shí)間顯示。 (7) D7D0：與單片機(jī) P0 口依次連接。 CPLD 計(jì)數(shù)結(jié)果輸入口，每組 8 位數(shù)據(jù)，分12 組讀完。 (8) KEY5KEY0：分別接單片 機(jī) 口，控制鍵盤。 東北大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 錯(cuò)誤 !未找到引用源。 系統(tǒng)硬件電路設(shè)計(jì) 21 (9) ST_595：接單片機(jī) 口，右端與 74LS595 的 ST_CP 端口連接，控制輸出鎖存器 (10) SH_595：與單片機(jī) 口連接，右端與 74LS595 的 SH_CP 端口連接，控制移位寄存器 (11) DS1：與單片機(jī) 口連接，右端與最低位 74LS595 的 DS 端口連接，作為顯示數(shù)據(jù)輸入端口。 (12) PC_DIS：由單片機(jī)串行輸出口 口控制，右端與虛擬終端的 RXD 口連接。用于虛擬終端數(shù)據(jù)顯示 單片機(jī)外圍電路設(shè)計(jì) (1) 鍵盤接口電路 如圖 所示，本系統(tǒng)采用 3*3 反轉(zhuǎn)法鍵盤掃描，鍵盤部分負(fù)責(zé)自校選擇、定時(shí)時(shí)間選擇、測量功能選擇以及復(fù)位功能。鍵盤行線與 AT89C51 P1 口的 相連，列線與 相連接。 圖 鍵盤電路 (2) 定時(shí)器顯示電路 本系統(tǒng)定時(shí)時(shí)間有三個(gè)選擇項(xiàng)，分別是定時(shí) 、定時(shí) 1s、定時(shí) 10s，定時(shí)時(shí)間選定后，閘門信號(hào) STROBE 開啟，同時(shí)開始顯示定時(shí)時(shí)間。定時(shí)時(shí)間顯示通過單片機(jī)的、 、 、 口控制，由一片 74LS47 芯片進(jìn)行譯碼顯示，數(shù)碼管采用共 陽極的七段數(shù)碼管的靜態(tài)顯示方式。 東北大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 錯(cuò)誤 !未找到引用源。 系統(tǒng)硬件電路設(shè)計(jì) 22 圖 所示為本系統(tǒng)定時(shí)顯示電路圖。 圖 定時(shí)時(shí)間顯示電路 (3) 當(dāng)前狀態(tài)指示電路 狀態(tài)指示電路包括自校指示、閘門開啟指示、計(jì)數(shù)結(jié)束指示以及系統(tǒng)清零指示。系統(tǒng)指示燈模塊由單片機(jī)的 、 、 、 控制。當(dāng)用戶進(jìn)入系統(tǒng)時(shí)，系統(tǒng)會(huì)默認(rèn)自校，接下來系統(tǒng)會(huì)提示用戶是否選擇自校方式，如果用戶按下“自?！辨I，則表示選擇待測信號(hào)測量，此時(shí)指示燈 AS 滅；如果用戶按其他按鍵，則表示選擇默認(rèn)方式，即自校方式，此時(shí) AS 亮。選擇完測量方式后，系統(tǒng)會(huì)提示用戶選擇 定時(shí)時(shí)間，選擇完畢后， STROBE 指示燈亮， ENDD 指示燈滅， CLRALL 指示燈滅，表示閘門已開啟，CPLD 進(jìn)入計(jì)數(shù)過程，當(dāng) CPLD 計(jì)數(shù)結(jié)束后，根據(jù)等精度測量方法，在被測信號(hào)的下一個(gè)上升沿時(shí)， CPLD 會(huì)返回給單片機(jī)一個(gè)計(jì)數(shù)結(jié)束信號(hào) ENDD，此時(shí) ENDD 指示燈亮。定時(shí)結(jié)束后，系統(tǒng)提示用戶選擇測量功能，如果用戶選擇完成后想重新測量，此時(shí)可以按下“復(fù)位”按鍵，則 CLRALL 指示燈亮，表示系統(tǒng)已復(fù)位，此時(shí)可以重新測量。 圖 所示為系統(tǒng)指示燈電路。 圖 指示燈電路模塊 東北大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 錯(cuò)誤 !未找到引用源。 系統(tǒng)硬件電路設(shè)計(jì) 23 (4) 結(jié)果 的數(shù)碼管顯示電路 數(shù)碼管顯示電路通過單片機(jī)的 、 、 口與 9 片串入并出 74LS595 芯片連接，每片 74LS595 芯片輸出端通過電阻 R 與數(shù)碼管顯示，因此一共需要 9 片數(shù)碼管，其中數(shù)碼管采用共陽極靜態(tài)顯示方式。數(shù)碼管最高位為狀態(tài)位，用來提示用戶進(jìn)行功能選擇，并把選擇結(jié)果反饋給用戶；數(shù)碼管低八位為數(shù)據(jù)位，顯示測量數(shù)據(jù)。 圖 所示為本系統(tǒng)測量結(jié)果的數(shù)碼管顯示方式控制電路，每片 74LS595 的 DS 端接上一片的 Q7 輸出端（第一片的 DS 端接單片機(jī)的 口）， SH_CP 端接單片機(jī)的 口，作為移 位寄存器時(shí)鐘輸入。上升沿時(shí)移位寄存器中的數(shù)據(jù)依次移動(dòng)一位，即 Q0 中的數(shù)據(jù)移到 Q1 中， Q1 中的數(shù)據(jù)移到 Q2 中，依次類推，下降沿時(shí)移位寄存器中的數(shù)據(jù)保持不變。 ST_CP 接單片機(jī)的 口，作為存儲(chǔ)寄存器的時(shí)鐘輸入端。上升沿時(shí)移位寄存器中的數(shù)據(jù)進(jìn)入存儲(chǔ)寄存器，下降沿時(shí)存儲(chǔ)寄存器中的數(shù)據(jù)保持不變。 MR：重置(RESET)，低電平時(shí)將移位寄存器中的數(shù)據(jù)清零，在本系統(tǒng)中將它直接連高電平 (VCC)。OE：輸出允許，低電平使能。 Q0Q7： 8 位并行數(shù)據(jù)輸出，可以直接控制數(shù)碼管的 8 個(gè)引腳。圖 所示為數(shù)碼管信號(hào)連接。 圖 結(jié)果的數(shù)碼管顯示方式控制 東北大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 錯(cuò)誤 !未找到引用源。 系統(tǒng)硬件電路設(shè)計(jì) 24 圖 數(shù)碼管顯示信號(hào)連接 (5) 結(jié)果的虛擬終端顯示電路 為了便于數(shù)據(jù)存儲(chǔ)與統(tǒng)計(jì)，方便以后查看，本系統(tǒng)通過串口與虛擬終端連接，在數(shù)碼管顯示結(jié)果的同時(shí)，虛擬終端同時(shí)顯示；此外，在用戶每次按下結(jié)果的功能選擇鍵后，虛擬終端中都增加一條本次的結(jié)果值，方便用戶查看。如圖 所示，單片機(jī)通過。 圖 虛擬終端顯示 CPLD 部分電路設(shè)計(jì) 利用 Verilog HDL 設(shè)計(jì)的測頻模塊邏 輯結(jié)構(gòu)如圖 所示。 其中有關(guān)的接口信號(hào)規(guī)定如下： (1) as：自校選擇端口。 as=0 時(shí)自校測量； as=1 時(shí)非自校測量。 (2) fc：自校信號(hào)輸入端口，取自單片機(jī)工作頻率。 東北大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 錯(cuò)誤 !未找到引用源。 系統(tǒng)硬件電路設(shè)計(jì) 25 (3) fx：待測信號(hào)輸入端口 (4) strobe：閘門信號(hào)端口，即計(jì)數(shù)允許信號(hào)。 strobe=1 時(shí)，計(jì)數(shù)器允許計(jì)數(shù)； strobe=0時(shí)，計(jì)數(shù)器停止計(jì)數(shù)。 (5) clr：系統(tǒng)全清零端口。 clr=1 時(shí)，系統(tǒng)全部清零。 (6) fs：標(biāo)準(zhǔn)頻率 50MHz 信號(hào)輸入端口。 (7) sel[3:0]：控制計(jì)數(shù)結(jié)果輸出端口。 (8) out[7:0]：計(jì)數(shù)結(jié)果輸出端口。 (9) stop：計(jì)數(shù)停止反饋信號(hào)端口。 stop=1 時(shí)，表示 CPLD 計(jì)數(shù)結(jié)束，單片機(jī)接收到此信號(hào)后將會(huì)讀取 CPLD 計(jì)數(shù)結(jié)果。 東北大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 錯(cuò)誤 !未找到引用源。 系統(tǒng)硬件電路設(shè)計(jì) 26 圖 CPLD結(jié)構(gòu)框圖 東北大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 錯(cuò)誤 !未找到引用源。 系統(tǒng)硬件電路設(shè)計(jì) 27 測頻、測脈寬的實(shí)現(xiàn) 測頻、測脈寬原理步驟如下： (1) 首先選擇測頻方式，然后給 clr 端一個(gè)上升沿使系統(tǒng)清零。 (2) 由預(yù)置門控信號(hào)將 ctr_t 的 strobe 端置高電平，預(yù)置門開始定時(shí)，此時(shí)由被測 信號(hào)的上沿同時(shí)打開計(jì)數(shù)器 t_b、 t_x、 t_h 開始計(jì)數(shù)。 對 t_b、 t_x、 t_h 三個(gè)計(jì)數(shù)器的說明如下： t_b：標(biāo)準(zhǔn)頻率計(jì)數(shù)器。在被測信號(hào)上升沿時(shí)，計(jì)數(shù)器使能，每到標(biāo)頻信號(hào)上升沿到來時(shí)該計(jì)數(shù)器計(jì)數(shù)一次。 t_x：待測信號(hào)計(jì)數(shù)器。在被測信號(hào)上升沿時(shí)，計(jì)數(shù)器使能，每到待測信號(hào)上升沿到來時(shí)該計(jì)數(shù)器計(jì)數(shù)一次。 t_h：脈寬計(jì)數(shù)器。在被測信號(hào)高電平期間，計(jì)數(shù)器使能，每到標(biāo)頻信號(hào)上升沿到來時(shí)該計(jì)數(shù)器計(jì)數(shù)一次。 (3) 預(yù)置門定時(shí)結(jié)束信號(hào)把 ctr_t 的 strobe 端置為低電平 (由單片機(jī)來完成 )，在被 測信號(hào)的下一個(gè)脈沖的上沿到來時(shí)，同時(shí)停止計(jì)數(shù)器 t_b、 t_x、 t_h 計(jì)數(shù) 。 (4) 計(jì)數(shù)結(jié)束后， ctr_t 的 stop 端將輸出低電平來指示測量計(jì)數(shù)結(jié)束，單片機(jī)得到 此信號(hào)后，即可利用 S3()、 S2()、 S1()、 S0()分別讀回 t_b、 t_x、 t_h的計(jì)數(shù)值。 控制部件設(shè)計(jì) 如圖 所示，當(dāng)輸入端 strobe 為高電平時(shí)，若 test_in 端來一個(gè)上升沿，則輸出端 stop 為低電平，表明計(jì)數(shù)正在進(jìn)行中；同時(shí)，輸出端 load 為低電平，表明計(jì)數(shù)結(jié)果不需要鎖存。在此期間，名稱為 en_x~reg0 的 D 觸發(fā)器的輸出端 Q 將輸出高電平，即控制待測 信號(hào)計(jì)數(shù)器的使能端 en_x 為高電平，該計(jì)數(shù)器使能； en_h=test_in 表明在待測信號(hào)高電平期間，脈寬計(jì)數(shù)器使能。在 strobe 端口輸入低電平時(shí)，則相反。 東北大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 錯(cuò)誤 !未找到引用源。 系統(tǒng)硬件電路設(shè)計(jì) 28 圖 計(jì)數(shù)器控制部分電路 計(jì)數(shù)部件設(shè)計(jì) 圖 中的計(jì)數(shù)器 t_b、 t_x、 t_h 是 32 位二進(jìn)制計(jì)數(shù)器，通過 data_sel 模塊的控制，單片機(jī)可分 12 次將其 32 位數(shù)據(jù)全部讀出。 鎖存器控制模塊及數(shù)據(jù)選擇輸出模塊設(shè)計(jì) 為了能夠?qū)⒂?jì)數(shù)結(jié)果方便單片機(jī)讀取，本系統(tǒng)設(shè)計(jì)了三個(gè)分別為 32 位的帶異步清零端的鎖存器。在計(jì) 數(shù)控制端計(jì)數(shù)停止信號(hào) ENDD 為 0 時(shí)，同時(shí)鎖存信號(hào)為 1，鎖存信號(hào) latch_sig 上升沿觸發(fā)，此時(shí)將計(jì)數(shù)結(jié)果鎖存；在 clr 上升沿時(shí)清空鎖存器。 圖 鎖存器控制電路 單片機(jī)通過 [S3 S2 S1 S0]四個(gè)數(shù)據(jù)讀取控制端口與 CPLD的 sel[3:0]連接來分組讀取CPLD 三個(gè)計(jì)數(shù)器的計(jì)數(shù)結(jié)果鎖存值。 東北大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 錯(cuò)誤 !未找到引用源。 系統(tǒng)硬件電路設(shè)計(jì) 29 本章小結(jié) 本章主要介紹了系統(tǒng)硬件電路設(shè)計(jì)部分內(nèi)容，系統(tǒng)硬件設(shè)計(jì)包括信號(hào)前端放大整形電路、單片機(jī)與 CPLD 接口模塊、單片機(jī)模塊電路、 CPLD 模塊電路四大模塊，其中后兩者為主要模塊。單片機(jī)通過部分 P2 口來控制 CPLD 選擇自校、控制計(jì)數(shù)時(shí)間并接收CPLD 計(jì)數(shù)結(jié)束信號(hào)，最后單片機(jī)通過 P0 口與部分 P2 口來分組讀取 CPLD 計(jì)數(shù)結(jié)果。 東北大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 第四章 系統(tǒng)軟件設(shè)計(jì)與仿真 30 第四章 系統(tǒng)軟件設(shè)計(jì)與仿真 軟件總體設(shè)計(jì) 圖 所示為整個(gè)測量系統(tǒng)的流程圖。進(jìn)入系統(tǒng)后先選擇測量方式：自校或非自校兩種測量方式；然后選擇定時(shí)時(shí)間，也即閘門開啟時(shí)間，有 、 1s、 10s 三個(gè)選項(xiàng)；閘門開啟后， CPLD 部分開始計(jì)數(shù)，此時(shí)如果 CPLD 接收到單片機(jī)發(fā)出的閘門關(guān)閉信號(hào)，則根據(jù)等精度測頻原理，在待測信號(hào)的下一個(gè)上升沿時(shí)， CPLD 反饋給單片機(jī)一個(gè)計(jì)數(shù)結(jié)束信號(hào)，單片機(jī) 在讀到該信號(hào)后，系統(tǒng)會(huì)提示用戶進(jìn)行功能選擇，當(dāng)選擇不同功能時(shí)，將會(huì)有選擇地分組讀取 CPLD 計(jì)數(shù)器的計(jì)數(shù)值，然后進(jìn)行相應(yīng)計(jì)算并將結(jié)果顯示在終端上。 圖 系統(tǒng)流程圖 系統(tǒng)單片機(jī)部分仿真結(jié)果及分析 單片機(jī)主程序單片機(jī)主程序 圖 表示單片機(jī)主程序流程圖。系統(tǒng)初始化后，系統(tǒng)提示用戶選擇測量方式：自校測量或非自校測量；然后提示用戶進(jìn)行定時(shí)時(shí)間選擇，有三個(gè)時(shí)間設(shè)置： 、 1s、10s；選擇完成后，單片機(jī)開始定時(shí)，等到定時(shí)結(jié)束后，系統(tǒng)提示用戶進(jìn)行功能選擇，有“頻率”、“周期”、“脈寬” 、“占空比”、“復(fù)位”共五種功能可供選擇，按下相應(yīng)的按東北大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 第四章 系統(tǒng)軟件設(shè)計(jì)與仿真 31 鍵，則執(zhí)行相應(yīng)的子程序；如果用戶不小心按下其它按鍵，則系統(tǒng)仍會(huì)提示用戶進(jìn)行功能選擇，對結(jié)果無影響。 圖 單片機(jī)主程序流程圖 (1) 定時(shí) /計(jì)數(shù)器原理 AT89C51 單片機(jī)中有兩個(gè) Timer，分別為 Timer 0 和 Timer 1。有些單片機(jī)具有 3 個(gè)Time