【導讀】以頻率測量方法的研究越來越受到重視?；趥鹘y(tǒng)測頻原理的頻率計的測量精度將隨被。FPGA為核心，配合STC89C51單片機。設(shè)計中用一塊FPGA芯片EP2C5Q208C8完成各種時序邏輯控制、計數(shù)功能。用STC89C51單片機作為系統(tǒng)的主控部件，實現(xiàn)整個電路的測試信號控制、數(shù)據(jù)運。算處理、鍵盤掃描和控制數(shù)碼管的顯示輸出。系統(tǒng)將單片機STC89C51的控制靈活性及。結(jié)構(gòu)緊湊、體積小，可靠性高，測頻范圍寬、精度高等優(yōu)點。導下進行的研究工作及取得的成果。含我為獲得及其它教育機構(gòu)的學位或?qū)W歷而使用過的材料。明并表示了謝意。以贏利為目的前提下，學?？梢怨颊撐牡牟糠只蛉績?nèi)容。取得的研究成果。除了文中特別加以標注引用的內(nèi)容外，本論文不包含任。何其他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。對本文的研究做出重要貢。獻的個人和集體，均已在文中以明確方式標明。本人完全意識到本聲明的。法律后果由本人承擔。

　　

【正文】 出端以及擴展輸出端 YEX 是為了便于使用而設(shè)置的三個控制端。 74LS148 的邏輯功能表如表 所示。 7 4 L S 1 4 8Y S Y E XY 2 Y 3 Y 4I 7 I 6 I 4 I 3 I 2 I 1I 0I 5 S 圖 74LS164 的邏輯符號 表 74LS164 的 邏輯 功能表 輸入 輸出 S I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 YS YEX 1 0 0 0 0 0 0 0 0 0 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 1 1 1 1 0 1 0 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 蘭州交通大學畢業(yè)設(shè)計（論文） 17 當 S=1 時，編碼器不工作，編碼器輸出 Y Y1 和 Y0 及 YEX 和 YS全為 1（真值表第一行），所有的輸出端都被鎖在高電平。 當 S=0 時，編碼器工作，如果沒有有效的編碼輸入信號需要的編碼， Y Y1 和 Y0仍然全為 1，但 YS、 YEX 為 0、 1，（真值表第二行），如果有有效的編碼輸入信號需要的編碼，則按輸入的優(yōu)先級對優(yōu)先權(quán)最高的一個有效輸入信號進行編碼，且 YS、 YEX 為 0（真值表第 3— 10 行）。 LED 數(shù)碼管顯示電路 LED 數(shù)碼管顯示電路采用八片首尾相連的 74LS164 鎖存器和 8 個 共陰 LED 數(shù)碼管顯示測試結(jié)果?？紤]到提高單片機 IO 口的利用率，降低編程復雜性，提高單片機的計算速度以及降低數(shù)碼顯示器對主系統(tǒng)的干擾，采用串行靜態(tài)顯示方式。 八片首尾相連的 74LS164 作為 LED 數(shù)碼管的靜態(tài)顯示鎖存器， 數(shù)字 芯片 74LS164為 TTL 單向 8 位移位寄存器， 其引腳圖如圖 所示，邏輯圖如圖 所示， 可實現(xiàn)串行輸入，并行輸出。其中 DSA、 DSB(第 2 管腳 )為串行數(shù)據(jù)輸入端， 兩個引腳按邏輯與運算規(guī)律輸入信號， 數(shù)據(jù)通過兩個輸入端（ DSA 或 DSB）之一串行輸入，任意一個 輸入端可以用作高電平使能端，控制另一輸入端的數(shù)據(jù)輸入。 也可以把 兩個輸入端連接在一起，或者把不用的輸入端接高電平，一定不要懸空。時鐘 信號 (CP) 每次由低變高時，數(shù)據(jù)右移一位，輸入到 Q0， Q0 是兩個數(shù)據(jù)輸入端（ DSA 和 DSB）的邏輯與的結(jié)果。 復位 (MR) 輸入端上的一個低電平將使其它所有輸入端都無效，同時異步 地清除寄存器，強制所有的輸出 端 為低電平。 本次設(shè)計中將 DSA 和 DSB 接到 STC89C51 的 RXD 端， CP(第 8 管腳 )為時鐘輸入端，連接到 STC89C51 的 TXD 端。每一個時鐘信號的上升沿加到 CP 端時，移位寄存器移一位， 8 個時鐘脈沖過后， 8 位二進制數(shù)全部移入 74LS164 中。 MR (第 9 管腳 )為復位端，當 CLR=0 時，移位寄存 器各位輸出為 0，只有當 CLR=1 時，時鐘脈沖才起作用。 圖 74LS164 引腳圖 蘭州交通大學畢業(yè)設(shè)計（論文） 18 圖 74LS164 邏輯圖 由于 74LS164 芯片輸出低電平時具有 8mA 的灌電流能力，在靜態(tài)顯示方式下足以保證顯示亮度。因為 74LS164 輸出沒有鎖存功能，所以在傳送信號時輸出端數(shù)碼管會有瞬間閃爍，但由于系統(tǒng)采用 12MHz晶振，傳送波特率高達 1M，且一次發(fā)送數(shù)據(jù)較少，故閃爍并不明顯。 FPGA 模塊電路設(shè)計 FPGA 模塊電路由測量與自檢 選擇模塊、脈寬控制模塊和測頻 /測周期模塊組成。整個 FPGA 模塊電路設(shè)計如圖 所示。其中測量與自檢 選擇模塊是在系統(tǒng)自檢時，將標準頻率作為被測頻率信號送給系統(tǒng)，而在系統(tǒng)正常測量時，將被測信號送給系統(tǒng)。脈寬控制 模塊和測頻 /測周期模塊是根據(jù)按鍵 的 鍵值共同控制選擇被測量。其中管腳 SPUL 為脈寬和測頻 /測周期的選擇輸入信號，由單片機根據(jù)需要發(fā)出。 當 CLR 為高 電平時， D 觸發(fā)器異步清零，輸出端為低電平，從而使每個 計數(shù)器 的使能端 為低電平， 系統(tǒng)清零。 當 SPUL 為高電平時，測頻 /測周期模塊的 32 位計數(shù)器的輸入使能由 D 觸發(fā)器控制，其測量預置門控時間為被測信號周期的整數(shù)倍，此時計數(shù)值用來計算被測信號的頻率；當 CL 變?yōu)楦唠娖綍r，在隨后到來的 TCLK 的上升沿 ， TENA 及 START 引腳變?yōu)楦唠娖?，計?shù)器開始計數(shù)；當 CL變?yōu)榈碗娖綍r，在隨后到來的 TCLK 上升沿 ， TENA 變?yōu)榈碗娖?，計?shù)器停止計數(shù)。同時 START 引腳變?yōu)榈碗娖?， 用以通知單片機計數(shù)結(jié)束。在單片機發(fā)出的 SEL2~SEL0 控制下通過 DATA7~DATA0 分 8 次將計數(shù)器的計數(shù)值讀入單片機 [6]。 當 SPUL 為低電平時，標準頻率信號計數(shù)器的輸入使能由脈寬控制 模塊的輸出 PL來控制，測量門控時間為被測信號的一個正脈寬的時間或一個負脈寬的時間寬度，此時標準 頻率信號的 計數(shù)器的計數(shù)值用來測量被測信號的脈寬寬度。 這時，若 CL為‘ 1’，測 TCLK 的高電平脈寬，若 CL為‘ 0’，測 TCLK 的低電平脈寬，然后通過單片機控制蘭州交通大學畢業(yè)設(shè)計（論文） 19 SEL2~SEL0 從 DATA7~DATA0 數(shù)據(jù)口讀出對標準頻率信號的計數(shù)值，同時 EEND 由低電平變到高電平指示脈寬計數(shù)結(jié)束。 圖 FPGA 模塊電路 原理圖 基本單元電路 （ 1） D 觸發(fā)器設(shè)計 D 觸發(fā)器是現(xiàn)代數(shù)字系統(tǒng)中最基本的時序單元和低層元件， 它是等精度測頻設(shè)計的核心模塊。本設(shè)計采用 VHDL 文本輸入，其程序見附錄。該 D 觸發(fā)器具有異步清零功能，其時序仿真波形圖如圖 所示 。當復位信號 CLR 為高 電平時， D 觸發(fā)器的輸出端 q 輸出邏輯 0，當復位信號 CLR 為低 電平時，每當時鐘輸入 CLK 有一個上升沿時，輸出端 q 便輸出 與輸入信號 d 相同的邏輯值。 為了在設(shè)計 FPGA 頂層模塊時能夠順利地調(diào)用它，我們將其生成原理圖模塊，該原理圖模塊如圖 所示。 蘭州交通大學畢業(yè)設(shè)計（論文） 20 圖 D 觸發(fā)器時序仿真波形 圖 D 觸發(fā)器原理圖模塊 （ 2） 32 位計數(shù)器設(shè)計 計數(shù)器就是指能夠記憶時鐘信號脈沖個數(shù)的時序邏輯電路，它是數(shù)字電路中應用極其廣泛的一種基本邏輯單元，不僅能用于對時鐘脈沖計數(shù)，還可以用于分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列以及進行數(shù)字運算等。 本設(shè)計采用 VHDL 文本輸入，其設(shè)計程序見附錄。 由于標準頻率信號的頻率為50MHz，為了提高測量精度，因此將計數(shù)器的位數(shù)設(shè)為 32 位，并且計數(shù)器 以二進制 數(shù)據(jù)的形式計數(shù)。該設(shè)計用到 兩個 32 位計數(shù)器 ， 分別用于計 量標準頻率信號和被測頻率信號的脈沖個數(shù)。 標準頻率信號計數(shù)器和被測頻率信號計數(shù)器的時序仿真波形分別 如圖 （ a）和（ b）所示，現(xiàn)以被測信號計數(shù)器為例介紹其邏輯功能，當 CLR 信號為高電平時，計數(shù)器的值清零，當 CLR 信號為低電平，同時被測信號 計數(shù)器使能端 TENA 為高電平有效的情況下，每當被測頻率信號 TCLK 有一個上升沿到達時， 計數(shù)器的值便加 1，直至使能端 TENA 變?yōu)榈碗娖健?Q[31..0]顯示的數(shù)值即為 被測信號 計數(shù)器的計數(shù)值， Q[31..0]引腳的作用是將計數(shù)器的值送到 MUX648 多路選擇器 ， 以便單片機將計數(shù)值讀入。 標準頻率信號計數(shù)器的邏輯功能和被測頻率信號計數(shù)器的一樣，只是輸入和輸出引腳不一樣而已。當 CLR 信號為高電平時，計數(shù)器的值清零，當 CLR 信號為低電平，同時標準頻率信號 計數(shù)器使能端 BENA 為高電平有效的情況下，每當 標準頻率 信號 BCLK有一個上升沿到達時，計數(shù)器的值便加 1，直至使能端 BENA 變?yōu)榈碗娖健? 為了在設(shè)計 FPGA 頂層模塊時能夠順利地調(diào)用這兩個計數(shù)器模塊，我們將其生成原理圖模塊，該原理圖模塊如圖 （ a）和（ b）所示。 蘭州交通大學畢業(yè)設(shè)計（論文） 21 圖 （ a） 標準信號（ SC32）時序仿真波形圖 圖 （ b） 被測信號（ TC32）時序仿真波形圖 （ a） （ b） 圖 標準信號（ SC32） /被測信號 (TC32)原理圖模塊 （ 3） MUX64_8 多路選擇器 因為單片機的數(shù)據(jù)總線有限，不可能一次性將兩個計數(shù)器的值讀入。 MUX648 多路選擇器的作用就是將兩個計數(shù)器的 64 位計數(shù)值暫時存儲，然后在單片機發(fā)出的選擇信號 SEL2~SEL0 的控制下分 8 次將計數(shù)值讀入。 本設(shè)計采用 VHDL 文本輸入，其設(shè)計程序見附錄。 MUX648 多路選擇器的 時序仿真 波形圖如圖 所示， 當 SEL 分別為“ 000”、“ 001”、“ 010”、“ 011”時，由低 8 位到高 8 位讀取標準頻率計數(shù)值；當 SEL 分別為“ 100”、“ 101”、“ 110”、“ 111”時，由低8 位到高 8 位讀取被測頻率計數(shù)值。 為了在設(shè)計 FPGA 頂層模塊時能夠順利地調(diào)用它，我們將其生成原理圖模塊，該原理圖模塊如圖 所示。 圖 MUX64_8 多路選擇器時序仿真波形圖 蘭州交通大學畢業(yè)設(shè)計（論文） 22 圖 MUX64_8 多路選擇器原理圖模塊 (4)MUX21 選擇器設(shè)計 本設(shè)計采用 VHDL 文本輸入，其設(shè)計程序見附錄。 MUX21 選擇器芯片的功能是在選擇信號 S 的控制下輸出端 Z 輸出不同的信號。 其時序仿真 波形圖如圖 所示 ， 當 S為邏輯 0 時，輸出信號 Z 與輸入信號 A 相同，當 S 為邏輯 1 時輸出端與輸入信號 B 相同。 為了在設(shè)計 FPGA 頂層模塊時能夠順利地調(diào)用它，我們將其生成原理圖模塊，該原理圖模塊如圖 所示。 圖 MUX21 選擇 器時序仿真波形圖 圖 MUX21 選擇器原理圖模塊 （ 5） SS1 電路模塊 本設(shè)計采用 VHDL 文本輸入，其設(shè)計程序見附錄。 SS1 模塊為脈寬控制模塊的組成部分。其時序仿真 波形圖如圖 所示 ，當 Q1=1， Q2=0 時，則 PL= 1； 否則 PL= ‘ 0’。當 Q1=1， Q2=1 時，則 EEND= 1； 否則 EEND= 0。 為了在設(shè)計脈寬控制模塊時能夠順利地調(diào)用它，我們將其生成原理圖模塊，該原理圖模塊如圖 所示 蘭州交通大學畢業(yè)設(shè)計（論文） 23 圖 SS1 時序仿真波形圖 圖 SS1 原理圖模塊 測量與自檢選擇電路 測量與自檢 選擇電路采用的是圖形輸入方式，其原理圖如圖 所示。 AS 為測量與自檢 選擇 端口 ，接單片機的 引腳， FX 接標準頻率 信號 輸入， FS 接被測頻率 信號輸入。 測頻與自檢 選擇電路用于系統(tǒng)自檢，當 AS 為高電平時，系統(tǒng)自檢開始， FOUT 輸出標準頻率 信號 BCLK， 將標準頻率 信號 作為被測頻率 信號 進行測量，根據(jù)測量結(jié)果來判斷系統(tǒng)運行是否正常；當 AS 為低電平時，系統(tǒng)自檢結(jié)束， FOUT 輸出被測頻率 信號TCLK。標準頻率 信號 取自 FPGA 開發(fā)板自帶頻率為 50MHz的外部晶振。 圖 測量與自校選擇電路原理圖 測頻與自檢 選擇電路 的時序仿真 波形圖如圖 所示，當 選擇控制信號 AS 為高電平時，輸出端 FOUT 為 BCLK，當 AS 為低電平時，輸出端 FOUT 為 TCLK。 為了在設(shè)計 FPGA 頂層模塊時能夠順利地調(diào)用它，我們將其生成原理圖模塊，該原理圖模塊如圖 所示。 蘭州交通大學畢業(yè)設(shè)計（論文） 24 圖 測量與自檢電路時序仿真波形圖 圖 測量與自檢電路原理圖模塊 脈寬控制電路 該電路采用的是圖形輸入法，在該模塊的設(shè)計中調(diào)用了我們設(shè)計的基本電路模塊 D觸發(fā)器和 SSI 模塊， 其原理圖如圖 所示 。 CL為單片機發(fā)出的預置門控信號， CLR為單片機發(fā)出的復位信號， TCLK 為被測信號的輸入， D 觸發(fā)器輸入 引腳 d 始終接高電平 1。輸出引腳 PL 作為標準頻率計數(shù)器的使能控制信號，輸出引腳 EEND 作為計數(shù)器計數(shù)結(jié)束信號通知單片機讀取數(shù)據(jù)。 圖 脈寬