【導(dǎo)讀】廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計）

　　

【正文】 波形圖 圖 30 其波形圖正確無誤后生成元件圖如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 31 頁 共 47頁 元件圖 圖 31 3 頻率計測量頻率的頂層設(shè)計和仿真 頻率計主體電路頂層原理圖設(shè)計 在成功完成底層單元電路模塊設(shè)計仿真后，可根據(jù)第 3章的測頻原理圖，把上面的各個模塊按照下圖連接起來。 模塊 連接電路圖 圖 32 對上面的測頻總電路圖進行仿真，其波形圖如下圖。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 32 頁 共 47頁 波形圖 圖 33 如圖所示，其仿真波形正確無誤。 4 頻率計測量周期的層次化設(shè)計方案 其模塊與實現(xiàn)測量頻率時的功能一樣，該模塊調(diào)用測頻率時的計數(shù)模塊。 其模塊與實現(xiàn)測量頻率時的功能一樣，該模塊調(diào)用測頻率時的譯碼模塊。 分頻模塊是將基準(zhǔn)信號進行衰減來進行對被測頻率的單位切換。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 33 頁 共 47頁 12進制計數(shù)器的設(shè)計 其程序如下： library ieee。 use 。 use 。 entity jishu12 is port(clk,rst,en:in std_logic。 cq:out std_logic_vector(3 downto 0)。 cout:out std_logic)。 end jishu12。 architecture behav of jishu12 is begin process(clk,rst,en) variable cqi:std_logic_vector(3 downto 0)。 begin if rst=39。139。 then cqi:=(others=39。039。)。 elsif clk39。event and clk=39。139。 then if en=39。139。 then if cqi11 then cqi:=cqi+1。 else cqi:=(others=39。039。)。 end if。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 34 頁 共 47頁 end if。 end if。 if cqi=11 then cout=39。139。 else cout=39。039。 end if。 cq=cqi。 end process。 end behav。 編譯成功后生成元件圖如 下： 元件圖 圖 34 本畢業(yè)設(shè)計 中測周期時選取的基準(zhǔn)信號頻率為 12Mz，為了得到不同周期的信號與被測信號進行比較來測量被測信號的周期，用八選一數(shù)據(jù)選擇器 7415 38譯碼器 74138和已編程好生成的元件如下圖進行連接。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 35 頁 共 47頁 八選一數(shù)據(jù)選擇器 7415 38譯碼器 74138 和 生成的元件 連接電路 圖 35 編譯成功后進行仿真，其波形仿真如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 36 頁 共 47頁 波形圖 圖 36 其波形正確無誤，將其電路生成能調(diào)用的元件圖如下： 元件圖 圖 37 該模塊主要根據(jù)輸入被測信號，產(chǎn)生計數(shù)允許計數(shù)信號 EN，該信號 的高電平的持續(xù)時間即計數(shù)允許時間，與輸入的被測信號周期相同；產(chǎn)生清零信號 RST，在計數(shù)使能前對計數(shù)器先清零；產(chǎn)生存儲信號 LOAD，在計數(shù)結(jié)束后，利用上升沿把最新的頻率測量值保存在顯示寄存器中。 不失一般性，控制信號發(fā)生器用 74161 構(gòu)成 4分頻計數(shù)器，用一個與非門，一個或廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 37 頁 共 47頁 非門和一個異或門實現(xiàn) 3種譯碼狀態(tài)，為了產(chǎn)生清零信號 RST，使能信 號 EN 和存儲信號LOAD。其原理圖如下圖所示。 連接電路圖 圖 38 對其原理電路進行仿真，其波形如下： 波形圖 圖 39 其波形正確無誤，生成可調(diào)用元件圖如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 38 頁 共 47頁 元件 圖 圖 40 該模塊是對被測頻率的周期單位進行切換，使頻率計測量周期的范圍加大。 加法器設(shè)計 其程序如下： library ieee。 use 。 use 。 entity zhou_jiafa is port(clk,rst:in std_logic。 a,b,c:out std_logic)。 end zhou_jiafa。 architecture behav of zhou_jiafa is signal x:std_logic_vector(8 downto 0)。 begin process(clk,rst) begin 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 39 頁 共 47頁 if rst=39。139。 then x=(others=39。039。)。 elsif clk39。event and clk=39。139。 then if x9 then x=x+39。139。 else x=(others=39。039。)。 end if。 end if。 end process。 a=x(0)。b=x(1)。c=x(2)。 end behav。 其仿真無誤后 ，生成可調(diào)用元件圖如下： 原價圖 圖 41 將生成的加法器和觸發(fā)器按如下電路連接。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 40 頁 共 47頁 連接電路圖 圖 42 將設(shè)計的電路進行仿真，其波形圖如下： 波形圖 圖 43 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 41 頁 共 47頁 其波形圖正確無誤，生成可調(diào)用元件圖如下： 元件圖 圖 44 5 頻率計測量周期頂層電路原理圖設(shè)計 在成功完成底層單元電路模塊設(shè)計仿真后，可根據(jù)第 3章的測頻原理圖，把上面的各個模塊按照下圖連接起來。 模板 連接電路圖 圖 45 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 42 頁 共 47頁 將其電路進行仿真，其波形如下： 波形圖 圖 46 如圖 所示，其波形正確無誤。 6 下載測試 程序設(shè)計好后進行編譯保存。 編譯好后對其輸入輸出信號進行管腳配置。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 43 頁 共 47頁 編程下載 在 EDA 實驗箱上按照管腳配置進行連線，然后下載到 EDA 實驗箱上。 測試 a 頻率測試 把下載到 EDA 實驗箱上的頻率計對 EDA 實驗箱上的基準(zhǔn)頻率進行測試，對照 測得的頻率和實際頻率，看設(shè)計的程序是否正確。 b 周期測試 把下載到 EDA實驗箱上的頻率計對 EDA 實驗箱上的基準(zhǔn)頻率進行周期測試，計算出其理論周期，對照測得的周期時發(fā)現(xiàn)與計算 出的周期一致。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 44 頁 共 47頁 結(jié) 論 本畢業(yè)設(shè)計 采用 VHDL 語言 進行編程 設(shè)計數(shù)字頻率計，并下載到 CPLD 中組成實際電路，這樣可以簡化硬件的開發(fā)和制造過程，而且使硬件體積大大縮小，并提高了系統(tǒng)的可靠性。同時在基本電路模塊基礎(chǔ)上，不必修改硬件電路，通過修改 VHDL 源程序，增加一些新功能，滿足不同的需要，實現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 45 頁 共 47頁 致 謝 在 畢業(yè) 設(shè)計完成 之際，首先要向我的指導(dǎo)老師 楊華 致以的敬意。 本 畢業(yè) 設(shè)計的制作過程是在 楊華 老師的指導(dǎo)下進行的。由于本 人水平有限，在做 畢業(yè) 設(shè)計的過程中，老師給予我很多的指導(dǎo)并提出了許多的寶貴意見，對我的一些看法以及錯誤的觀點予以及時糾正。使我在完成 畢業(yè) 設(shè)計的同時，對學(xué)習(xí)的專業(yè)基礎(chǔ)知識做了一次系統(tǒng)的復(fù)習(xí)總結(jié)，并且對相關(guān)的學(xué)科有了一定的了解和認(rèn)識，獲益非淺。我從老師那里學(xué)到的不僅僅是知識，更重要的是對事業(yè)忘我的追求、高度的使命感、責(zé)任感及和藹熱情的品質(zhì)，這些將使我受益一生，并將激勵我不斷向前奮進。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 46 頁 共 47頁 參考文獻： [1] 閻石 主編，《數(shù)字電子技術(shù)基礎(chǔ)》，高等教育出版社， 1998 [2] 譚會生等主編，《 EDA 技術(shù)及應(yīng)用》，西安電子科技大學(xué)出版社， 2020 [3] 廖裕評等 主編，《 CPLD 數(shù)字電路設(shè)計 —— 使用 MAX+plusⅡ入門篇 》， 清華大學(xué)出版社， 2020 [4] 馮濤等主編，《可編程邏輯器件開發(fā)技術(shù)： MAX+plusⅡ入門與提高》，人民郵電出版社， 2020 [5]侯伯亨 顧新《 vhdl 硬件描述語言與數(shù)字邏輯硬件》西安電子工科技出版社 2020 年 [6]潘松 王國棟《 vhdl 實用教程》電子科技大學(xué)出版社出版社 2020 [7]喬建良 徐源 田思 張風(fēng)蕊 《 EDA 技 術(shù)及應(yīng)用實踐》清華大學(xué)出版 2020 [8]潘松 黃繼業(yè) 《 EDA 技術(shù)實用教程》科學(xué)出版社 2020 年 [9] 盧 毅 ， 賴 杰 《 VHDL 與 數(shù) 字 電 路 設(shè) 計 》 北 京 科 學(xué) 出 版 社 ，2020 [10] 《 大規(guī)模可編程邏輯器件及其應(yīng)用 》 成都電子科技大學(xué)出版社， [11] 《 可編程邏輯器件原理、開發(fā)與應(yīng)用 》 西安電子科技大學(xué)出版社， [12]武衛(wèi)華、 陳德宏 , 《 基 于 EDA 技術(shù)的數(shù)字頻率計芯片化的實現(xiàn) 》 電子科技大學(xué)出版社 , [13]熊秋娥、熊英華 《 基于 VHDL 的數(shù)字頻率計設(shè)計 》 南通大學(xué)現(xiàn)代教育技術(shù)中心 ,