【導(dǎo)讀】廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)）

　　

【正文】 波形圖 圖 30 其波形圖正確無(wú)誤后生成元件圖如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 31 頁(yè) 共 47頁(yè) 元件圖 圖 31 3 頻率計(jì)測(cè)量頻率的頂層設(shè)計(jì)和仿真 頻率計(jì)主體電路頂層原理圖設(shè)計(jì) 在成功完成底層單元電路模塊設(shè)計(jì)仿真后，可根據(jù)第 3章的測(cè)頻原理圖，把上面的各個(gè)模塊按照下圖連接起來(lái)。 模塊 連接電路圖 圖 32 對(duì)上面的測(cè)頻總電路圖進(jìn)行仿真，其波形圖如下圖。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 32 頁(yè) 共 47頁(yè) 波形圖 圖 33 如圖所示，其仿真波形正確無(wú)誤。 4 頻率計(jì)測(cè)量周期的層次化設(shè)計(jì)方案 其模塊與實(shí)現(xiàn)測(cè)量頻率時(shí)的功能一樣，該模塊調(diào)用測(cè)頻率時(shí)的計(jì)數(shù)模塊。 其模塊與實(shí)現(xiàn)測(cè)量頻率時(shí)的功能一樣，該模塊調(diào)用測(cè)頻率時(shí)的譯碼模塊。 分頻模塊是將基準(zhǔn)信號(hào)進(jìn)行衰減來(lái)進(jìn)行對(duì)被測(cè)頻率的單位切換。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 33 頁(yè) 共 47頁(yè) 12進(jìn)制計(jì)數(shù)器的設(shè)計(jì) 其程序如下： library ieee。 use 。 use 。 entity jishu12 is port(clk,rst,en:in std_logic。 cq:out std_logic_vector(3 downto 0)。 cout:out std_logic)。 end jishu12。 architecture behav of jishu12 is begin process(clk,rst,en) variable cqi:std_logic_vector(3 downto 0)。 begin if rst=39。139。 then cqi:=(others=39。039。)。 elsif clk39。event and clk=39。139。 then if en=39。139。 then if cqi11 then cqi:=cqi+1。 else cqi:=(others=39。039。)。 end if。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 34 頁(yè) 共 47頁(yè) end if。 end if。 if cqi=11 then cout=39。139。 else cout=39。039。 end if。 cq=cqi。 end process。 end behav。 編譯成功后生成元件圖如 下： 元件圖 圖 34 本畢業(yè)設(shè)計(jì) 中測(cè)周期時(shí)選取的基準(zhǔn)信號(hào)頻率為 12Mz，為了得到不同周期的信號(hào)與被測(cè)信號(hào)進(jìn)行比較來(lái)測(cè)量被測(cè)信號(hào)的周期，用八選一數(shù)據(jù)選擇器 7415 38譯碼器 74138和已編程好生成的元件如下圖進(jìn)行連接。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 35 頁(yè) 共 47頁(yè) 八選一數(shù)據(jù)選擇器 7415 38譯碼器 74138 和 生成的元件 連接電路 圖 35 編譯成功后進(jìn)行仿真，其波形仿真如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 36 頁(yè) 共 47頁(yè) 波形圖 圖 36 其波形正確無(wú)誤，將其電路生成能調(diào)用的元件圖如下： 元件圖 圖 37 該模塊主要根據(jù)輸入被測(cè)信號(hào)，產(chǎn)生計(jì)數(shù)允許計(jì)數(shù)信號(hào) EN，該信號(hào) 的高電平的持續(xù)時(shí)間即計(jì)數(shù)允許時(shí)間，與輸入的被測(cè)信號(hào)周期相同；產(chǎn)生清零信號(hào) RST，在計(jì)數(shù)使能前對(duì)計(jì)數(shù)器先清零；產(chǎn)生存儲(chǔ)信號(hào) LOAD，在計(jì)數(shù)結(jié)束后，利用上升沿把最新的頻率測(cè)量值保存在顯示寄存器中。 不失一般性，控制信號(hào)發(fā)生器用 74161 構(gòu)成 4分頻計(jì)數(shù)器，用一個(gè)與非門，一個(gè)或廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 37 頁(yè) 共 47頁(yè) 非門和一個(gè)異或門實(shí)現(xiàn) 3種譯碼狀態(tài)，為了產(chǎn)生清零信號(hào) RST，使能信 號(hào) EN 和存儲(chǔ)信號(hào)LOAD。其原理圖如下圖所示。 連接電路圖 圖 38 對(duì)其原理電路進(jìn)行仿真，其波形如下： 波形圖 圖 39 其波形正確無(wú)誤，生成可調(diào)用元件圖如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 38 頁(yè) 共 47頁(yè) 元件 圖 圖 40 該模塊是對(duì)被測(cè)頻率的周期單位進(jìn)行切換，使頻率計(jì)測(cè)量周期的范圍加大。 加法器設(shè)計(jì) 其程序如下： library ieee。 use 。 use 。 entity zhou_jiafa is port(clk,rst:in std_logic。 a,b,c:out std_logic)。 end zhou_jiafa。 architecture behav of zhou_jiafa is signal x:std_logic_vector(8 downto 0)。 begin process(clk,rst) begin 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 39 頁(yè) 共 47頁(yè) if rst=39。139。 then x=(others=39。039。)。 elsif clk39。event and clk=39。139。 then if x9 then x=x+39。139。 else x=(others=39。039。)。 end if。 end if。 end process。 a=x(0)。b=x(1)。c=x(2)。 end behav。 其仿真無(wú)誤后 ，生成可調(diào)用元件圖如下： 原價(jià)圖 圖 41 將生成的加法器和觸發(fā)器按如下電路連接。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 40 頁(yè) 共 47頁(yè) 連接電路圖 圖 42 將設(shè)計(jì)的電路進(jìn)行仿真，其波形圖如下： 波形圖 圖 43 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 41 頁(yè) 共 47頁(yè) 其波形圖正確無(wú)誤，生成可調(diào)用元件圖如下： 元件圖 圖 44 5 頻率計(jì)測(cè)量周期頂層電路原理圖設(shè)計(jì) 在成功完成底層單元電路模塊設(shè)計(jì)仿真后，可根據(jù)第 3章的測(cè)頻原理圖，把上面的各個(gè)模塊按照下圖連接起來(lái)。 模板 連接電路圖 圖 45 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 42 頁(yè) 共 47頁(yè) 將其電路進(jìn)行仿真，其波形如下： 波形圖 圖 46 如圖 所示，其波形正確無(wú)誤。 6 下載測(cè)試 程序設(shè)計(jì)好后進(jìn)行編譯保存。 編譯好后對(duì)其輸入輸出信號(hào)進(jìn)行管腳配置。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 43 頁(yè) 共 47頁(yè) 編程下載 在 EDA 實(shí)驗(yàn)箱上按照管腳配置進(jìn)行連線，然后下載到 EDA 實(shí)驗(yàn)箱上。 測(cè)試 a 頻率測(cè)試 把下載到 EDA 實(shí)驗(yàn)箱上的頻率計(jì)對(duì) EDA 實(shí)驗(yàn)箱上的基準(zhǔn)頻率進(jìn)行測(cè)試，對(duì)照 測(cè)得的頻率和實(shí)際頻率，看設(shè)計(jì)的程序是否正確。 b 周期測(cè)試 把下載到 EDA實(shí)驗(yàn)箱上的頻率計(jì)對(duì) EDA 實(shí)驗(yàn)箱上的基準(zhǔn)頻率進(jìn)行周期測(cè)試，計(jì)算出其理論周期，對(duì)照測(cè)得的周期時(shí)發(fā)現(xiàn)與計(jì)算 出的周期一致。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 44 頁(yè) 共 47頁(yè) 結(jié) 論 本畢業(yè)設(shè)計(jì) 采用 VHDL 語(yǔ)言 進(jìn)行編程 設(shè)計(jì)數(shù)字頻率計(jì)，并下載到 CPLD 中組成實(shí)際電路，這樣可以簡(jiǎn)化硬件的開(kāi)發(fā)和制造過(guò)程，而且使硬件體積大大縮小，并提高了系統(tǒng)的可靠性。同時(shí)在基本電路模塊基礎(chǔ)上，不必修改硬件電路，通過(guò)修改 VHDL 源程序，增加一些新功能，滿足不同的需要，實(shí)現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 45 頁(yè) 共 47頁(yè) 致 謝 在 畢業(yè) 設(shè)計(jì)完成 之際，首先要向我的指導(dǎo)老師 楊華 致以的敬意。 本 畢業(yè) 設(shè)計(jì)的制作過(guò)程是在 楊華 老師的指導(dǎo)下進(jìn)行的。由于本 人水平有限，在做 畢業(yè) 設(shè)計(jì)的過(guò)程中，老師給予我很多的指導(dǎo)并提出了許多的寶貴意見(jiàn)，對(duì)我的一些看法以及錯(cuò)誤的觀點(diǎn)予以及時(shí)糾正。使我在完成 畢業(yè) 設(shè)計(jì)的同時(shí)，對(duì)學(xué)習(xí)的專業(yè)基礎(chǔ)知識(shí)做了一次系統(tǒng)的復(fù)習(xí)總結(jié)，并且對(duì)相關(guān)的學(xué)科有了一定的了解和認(rèn)識(shí)，獲益非淺。我從老師那里學(xué)到的不僅僅是知識(shí)，更重要的是對(duì)事業(yè)忘我的追求、高度的使命感、責(zé)任感及和藹熱情的品質(zhì)，這些將使我受益一生，并將激勵(lì)我不斷向前奮進(jìn)。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 46 頁(yè) 共 47頁(yè) 參考文獻(xiàn)： [1] 閻石 主編，《數(shù)字電子技術(shù)基礎(chǔ)》，高等教育出版社， 1998 [2] 譚會(huì)生等主編，《 EDA 技術(shù)及應(yīng)用》，西安電子科技大學(xué)出版社， 2020 [3] 廖裕評(píng)等 主編，《 CPLD 數(shù)字電路設(shè)計(jì) —— 使用 MAX+plusⅡ入門篇 》， 清華大學(xué)出版社， 2020 [4] 馮濤等主編，《可編程邏輯器件開(kāi)發(fā)技術(shù)： MAX+plusⅡ入門與提高》，人民郵電出版社， 2020 [5]侯伯亨 顧新《 vhdl 硬件描述語(yǔ)言與數(shù)字邏輯硬件》西安電子工科技出版社 2020 年 [6]潘松 王國(guó)棟《 vhdl 實(shí)用教程》電子科技大學(xué)出版社出版社 2020 [7]喬建良 徐源 田思 張風(fēng)蕊 《 EDA 技 術(shù)及應(yīng)用實(shí)踐》清華大學(xué)出版 2020 [8]潘松 黃繼業(yè) 《 EDA 技術(shù)實(shí)用教程》科學(xué)出版社 2020 年 [9] 盧 毅 ， 賴 杰 《 VHDL 與 數(shù) 字 電 路 設(shè) 計(jì) 》 北 京 科 學(xué) 出 版 社 ，2020 [10] 《 大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用 》 成都電子科技大學(xué)出版社， [11] 《 可編程邏輯器件原理、開(kāi)發(fā)與應(yīng)用 》 西安電子科技大學(xué)出版社， [12]武衛(wèi)華、 陳德宏 , 《 基 于 EDA 技術(shù)的數(shù)字頻率計(jì)芯片化的實(shí)現(xiàn) 》 電子科技大學(xué)出版社 , [13]熊秋娥、熊英華 《 基于 VHDL 的數(shù)字頻率計(jì)設(shè)計(jì) 》 南通大學(xué)現(xiàn)代教育技術(shù)中心 ,