【正文】 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 46 頁(yè) 共 47頁(yè) 參考文獻(xiàn)： [1] 閻石 主編，《數(shù)字電子技術(shù)基礎(chǔ)》，高等教育出版社， 1998 [2] 譚會(huì)生等主編，《 EDA 技術(shù)及應(yīng)用》，西安電子科技大學(xué)出版社， 2020 [3] 廖裕評(píng)等 主編，《 CPLD 數(shù)字電路設(shè)計(jì) —— 使用 MAX+plusⅡ入門篇 》， 清華大學(xué)出版社， 2020 [4] 馮濤等主編，《可編程邏輯器件開發(fā)技術(shù)： MAX+plusⅡ入門與提高》，人民郵電出版社， 2020 [5]侯伯亨 顧新《 vhdl 硬件描述語(yǔ)言與數(shù)字邏輯硬件》西安電子工科技出版社 2020 年 [6]潘松 王國(guó)棟《 vhdl 實(shí)用教程》電子科技大學(xué)出版社出版社 2020 [7]喬建良 徐源 田思 張風(fēng)蕊 《 EDA 技 術(shù)及應(yīng)用實(shí)踐》清華大學(xué)出版 2020 [8]潘松 黃繼業(yè) 《 EDA 技術(shù)實(shí)用教程》科學(xué)出版社 2020 年 [9] 盧 毅 ， 賴 杰 《 VHDL 與 數(shù) 字 電 路 設(shè) 計(jì) 》 北 京 科 學(xué) 出 版 社 ，2020 [10] 《 大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用 》 成都電子科技大學(xué)出版社， [11] 《 可編程邏輯器件原理、開發(fā)與應(yīng)用 》 西安電子科技大學(xué)出版社， [12]武衛(wèi)華、 陳德宏 , 《 基 于 EDA 技術(shù)的數(shù)字頻率計(jì)芯片化的實(shí)現(xiàn) 》 電子科技大學(xué)出版社 , [13]熊秋娥、熊英華 《 基于 VHDL 的數(shù)字頻率計(jì)設(shè)計(jì) 》 南通大學(xué)現(xiàn)代教育技術(shù)中心 , 。使我在完成 畢業(yè) 設(shè)計(jì)的同時(shí)，對(duì)學(xué)習(xí)的專業(yè)基礎(chǔ)知識(shí)做了一次系統(tǒng)的復(fù)習(xí)總結(jié)，并且對(duì)相關(guān)的學(xué)科有了一定的了解和認(rèn)識(shí)，獲益非淺。 本 畢業(yè) 設(shè)計(jì)的制作過(guò)程是在 楊華 老師的指導(dǎo)下進(jìn)行的。同時(shí)在基本電路模塊基礎(chǔ)上，不必修改硬件電路，通過(guò)修改 VHDL 源程序，增加一些新功能，滿足不同的需要，實(shí)現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。 b 周期測(cè)試 把下載到 EDA實(shí)驗(yàn)箱上的頻率計(jì)對(duì) EDA 實(shí)驗(yàn)箱上的基準(zhǔn)頻率進(jìn)行周期測(cè)試，計(jì)算出其理論周期，對(duì)照測(cè)得的周期時(shí)發(fā)現(xiàn)與計(jì)算 出的周期一致。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 43 頁(yè) 共 47頁(yè) 編程下載 在 EDA 實(shí)驗(yàn)箱上按照管腳配置進(jìn)行連線，然后下載到 EDA 實(shí)驗(yàn)箱上。 6 下載測(cè)試 程序設(shè)計(jì)好后進(jìn)行編譯保存。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 40 頁(yè) 共 47頁(yè) 連接電路圖 圖 42 將設(shè)計(jì)的電路進(jìn)行仿真，其波形圖如下： 波形圖 圖 43 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 41 頁(yè) 共 47頁(yè) 其波形圖正確無(wú)誤，生成可調(diào)用元件圖如下： 元件圖 圖 44 5 頻率計(jì)測(cè)量周期頂層電路原理圖設(shè)計(jì) 在成功完成底層單元電路模塊設(shè)計(jì)仿真后，可根據(jù)第 3章的測(cè)頻原理圖，把上面的各個(gè)模塊按照下圖連接起來(lái)。 end behav。b=x(1)。 end process。 end if。039。139。139。 elsif clk39。039。139。 architecture behav of zhou_jiafa is signal x:std_logic_vector(8 downto 0)。 a,b,c:out std_logic)。 use 。 加法器設(shè)計(jì) 其程序如下： library ieee。其原理圖如下圖所示。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 35 頁(yè) 共 47頁(yè) 八選一數(shù)據(jù)選擇器 7415 38譯碼器 74138 和 生成的元件 連接電路 圖 35 編譯成功后進(jìn)行仿真，其波形仿真如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 36 頁(yè) 共 47頁(yè) 波形圖 圖 36 其波形正確無(wú)誤，將其電路生成能調(diào)用的元件圖如下： 元件圖 圖 37 該模塊主要根據(jù)輸入被測(cè)信號(hào)，產(chǎn)生計(jì)數(shù)允許計(jì)數(shù)信號(hào) EN，該信號(hào) 的高電平的持續(xù)時(shí)間即計(jì)數(shù)允許時(shí)間，與輸入的被測(cè)信號(hào)周期相同；產(chǎn)生清零信號(hào) RST，在計(jì)數(shù)使能前對(duì)計(jì)數(shù)器先清零；產(chǎn)生存儲(chǔ)信號(hào) LOAD，在計(jì)數(shù)結(jié)束后，利用上升沿把最新的頻率測(cè)量值保存在顯示寄存器中。 end behav。 cq=cqi。039。139。 end if。 end if。039。 then if cqi11 then cqi:=cqi+1。 then if en=39。event and clk=39。)。 then cqi:=(others=39。 begin if rst=39。 end jishu12。 cq:out std_logic_vector(3 downto 0)。 use 。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 33 頁(yè) 共 47頁(yè) 12進(jìn)制計(jì)數(shù)器的設(shè)計(jì) 其程序如下： library ieee。 其模塊與實(shí)現(xiàn)測(cè)量頻率時(shí)的功能一樣，該模塊調(diào)用測(cè)頻率時(shí)的譯碼模塊。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 32 頁(yè) 共 47頁(yè) 波形圖 圖 33 如圖所示，其仿真波形正確無(wú)誤。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 30 頁(yè) 共 47頁(yè) 加法器和觸發(fā)器按 連接電路圖 圖 29 編譯成功后，對(duì)其電路進(jìn)行仿真，波形圖如下： 波形圖 圖 30 其波形圖正確無(wú)誤后生成元件圖如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 31 頁(yè) 共 47頁(yè) 元件圖 圖 31 3 頻率計(jì)測(cè)量頻率的頂層設(shè)計(jì)和仿真 頻率計(jì)主體電路頂層原理圖設(shè)計(jì) 在成功完成底層單元電路模塊設(shè)計(jì)仿真后，可根據(jù)第 3章的測(cè)頻原理圖，把上面的各個(gè)模塊按照下圖連接起來(lái)。 end behav。 a=x(0)。 end if。)。 else x=(others=39。 then if x4 then x=x+39。event and clk=39。)。 then x=(others=39。 begin 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 29 頁(yè) 共 47頁(yè) process(clk,rst) begin if rst=39。 end yichu_jiajishu。 entity yichu_jiajishu is port(clk,rst:in std_logic。 use 。 加法器設(shè)計(jì) 用加法器對(duì)計(jì)數(shù)器溢出脈沖進(jìn)行計(jì)數(shù)，用加法器的后兩位二進(jìn)制數(shù)值對(duì)被測(cè)信號(hào)進(jìn)行相應(yīng)的分頻來(lái)實(shí)現(xiàn)量程切換。 程序中， A[3..0]是 0~9 的 BCD 碼輸入； LED7S 為動(dòng)態(tài)掃描后的驅(qū)動(dòng)顯示管電生成元件圖 如下： 驅(qū)動(dòng)顯示管電生成元件圖 圖 24 譯碼電路的設(shè)計(jì) 將寄存器、動(dòng)態(tài)掃描電路和驅(qū)動(dòng)電路按下圖連接。 end process。 when others=null。 when1000= led7s=1111111。 when0110= led7s=1111101。 when0100= led7s=1100110。 when0010= led7s=1011011。 architecture one of decl7s is begin process(a) begin case a is when0000= led7s=0111111。 led7s:out std_logic_vector(6 downto 0))。 use 。 程序中， CLK 是掃描時(shí)鐘； RST 為復(fù)位信號(hào)，當(dāng) RST=1 時(shí)對(duì)位選信號(hào)復(fù)位， shitf為 4 個(gè)數(shù)碼管的位選信號(hào)，高電平有效； din din din din din4 為輸入的鎖存廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 25 頁(yè) 共 47頁(yè) 信號(hào)， bus4 為選中的信號(hào)輸出。 end process p2。shift=11。shift=00。shift=01。shift=10。shift=11。 end process p1。 end if。139。 elsif clk39。 then scan:=000000000000000000。 begin 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 24 頁(yè) 共 47頁(yè) if reset=39。 architecture one of xu_dynamic is signal scan_clk:std_logic_vector(1 downto 0)。 bus4:out std_logic_vector(3 downto 0))。 din4:in std_logic_vector(15 downto 12)。 din2:in std_logic_vector(7 downto 4)。 entity xu_dynamic is port(clk,reset:in std_logic。 use 。 library ieee。另外，顯示的字符有變化時(shí)，可在延時(shí)到達(dá)后送一個(gè)地電平（共陰極數(shù)碼廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 23 頁(yè) 共 47頁(yè) 管） LED 數(shù)碼管先短暫熄滅，再顯示一個(gè)字符， 可使在視覺上字符的變化更清楚。但是，延時(shí)（導(dǎo)通頻率）也不是越小越好，因?yàn)?LED數(shù)碼管達(dá)到一定亮度需要一定時(shí)間。 元件圖 圖 22 動(dòng)態(tài)掃描電路 本畢業(yè)設(shè)計(jì) 采用掃描方式來(lái)實(shí)現(xiàn) LED數(shù)碼管動(dòng)態(tài)顯示，控制好數(shù)碼管之間的延遲時(shí)間相當(dāng)重要。 在源程序中 LOAD 是鎖存信號(hào)，上升沿觸發(fā)； din[3..0]是寄存器輸入； dout[3..0] 是寄存器輸出。 end process。 then dout=din。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 22 頁(yè) 共 47頁(yè) architecture behav of reg_4 is begin process(din) begin if load’ event and load=39。 dout:out std_logic_vector(3