【正文】 downto 0))。 entity reg_4 is port(load:in std_logic。 library ieee。 寄存器設(shè)計(jì) 寄存器是 在計(jì)數(shù)結(jié)束后，利用觸發(fā)器的上升沿把最新的頻率測量值保存起來，這樣在計(jì)數(shù)過程中可不必一直看著數(shù)碼管顯示器，顯示器將最終的頻率讀數(shù)定期進(jìn)行更新，其輸出將作為動態(tài)掃描電路的輸入。 元件符號圖 圖 18 分頻電路的設(shè)計(jì) 將生成的四選一數(shù)據(jù)選擇、 74139 譯碼器、 D觸發(fā)器和 3 個(gè)十進(jìn)制計(jì)數(shù)器按下圖連接。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 19 頁 共 47頁 end behav。 end case。 when11= y=c4。 when01= y=c2。a。 architecture behav of si_xuan_1 is signal x:std_logic_vector(1 downto 0)。 y:out std_logic)。 use 。 四選一數(shù)據(jù)選擇器 四選一數(shù)據(jù)選擇器的程序如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 18 頁 共 47頁 library ieee。 與非門，或非門和 異或門實(shí)現(xiàn) 3種譯碼狀態(tài)，與閘門模塊 連接電路圖 圖 14 編譯成功后進(jìn)行仿真，其仿真波形如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 17 頁 共 47頁 波形圖 圖 15 該功能正確無誤后生成的元件符號圖如下圖所示。 為了產(chǎn)生清零信號 RST，使能信 EN 和存儲信號 LOAD。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 15 頁 共 47頁 75進(jìn)制計(jì)數(shù)器、 11 進(jìn)制計(jì)數(shù)器、 10進(jìn)制計(jì)數(shù)器和非門 連接電路圖 圖 11 將其電路圖進(jìn)行仿真，其仿真波形如下： 波形圖 圖 12 對照其仿真波形，其輸出門閘信號高電平為 1S，符合設(shè)計(jì)，將其電路生成如下元件圖，以便頂層調(diào)用。 end behav。 end process。 then q1=d。event and clk=39。 architecture behav of reg_2 is signal q1:std_logic。 q:out std_logic)。 use 。 end behav。 cq=cqi。039。139。 end if。 end if。039。 then if cqi10 then cqi:=cqi+1。 then if en=39。event and clk=39。)。 then cqi:=(others=39。 begin if rst=39。 end jishu11。 cq:out std_logic_vector(3 downto 0)。 use 。 編譯成功后生成元件圖如下： 生成元件圖 圖 8 b 11 進(jìn)制計(jì)數(shù)器的程序如下 ： library ieee。 end process。 end if。 else cout=39。 if cqi=74 then cout=39。 end if。)。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 11 頁 共 47頁 else cqi:=(others=39。139。139。 elsif clk39。039。139。 architecture behav of jishu75 is begin process(clk,rst,en) variable cqi:std_logic_vector(7 downto 0)。 cout:out std_logic)。 entity jishu75 is port(clk,rst,en:in std_logic。 use 。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 10 頁 共 47頁 本畢業(yè)設(shè)計(jì) 中選取的基準(zhǔn)信號頻率為 750khz，為了得到 1s高電平的周期性閘門信號， 本畢業(yè)設(shè)計(jì) 采用對頻率為 750khz 基準(zhǔn)信號先進(jìn)行 75 分頻，再進(jìn)行 3 個(gè) 10 分頻，最后進(jìn)行 11 分頻，再用非門對分頻出的信號進(jìn)行取非變換，這 樣得到的門閘信號高電平為 1秒鐘。在閘門信號有效時(shí)間內(nèi)，對被測信號計(jì)數(shù)，即為信號的頻率。 脈沖 圖 圖 6 因此仿真結(jié)果正確無誤，可將以上設(shè)計(jì)的 4位十進(jìn)制計(jì)數(shù)器設(shè)置成可調(diào)用的元件，以備高層設(shè)計(jì)中使用，其 元件符號圖如下圖所示。 元件 圖 圖 4 4 位十進(jìn)制計(jì)數(shù)器的頂層設(shè)計(jì) 新建一個(gè)原理圖編輯窗，從當(dāng) 前的工程目錄中凋出 4個(gè)十進(jìn)制計(jì)數(shù)器元件，并按如圖所示的 4 位十進(jìn)制計(jì)數(shù)器的頂層原理圖完成電路連接。 在源程序中 COUT 是計(jì)數(shù)器進(jìn)位輸出； CQ[3..0]是計(jì)數(shù)器的狀態(tài)輸出； CLK 是始終輸入端； RST 是復(fù)位控制輸入端，當(dāng) RST=1 時(shí)， CQ[3..0]=0； EN是使能控制輸入端，當(dāng) EN=1時(shí)，計(jì)數(shù)器計(jì)數(shù)，當(dāng) EN=0 時(shí)，計(jì)數(shù)器保持狀態(tài)不變。 end process。 end if。 else cout=39。 if cqi=9 then cout=39。 end if。139。139。 elsif clk39。039。139。 architecture behav of jishu10 is begin process(clk,rst,en) variable cqi:std_logic_vector(3 downto 0)。 cout:out std_logic)。 entity jishu10 is port(clk,rst,en:in std_logic。 use 。使能信號和清零信號由閘門控制模塊的控制信號發(fā)生器所產(chǎn)生來對 4 個(gè)級聯(lián)十進(jìn)制計(jì)數(shù)器周期性的計(jì)數(shù)進(jìn)行控制。 頻率計(jì)測量頻率的原理圖 頻率計(jì)測量頻率的原理圖如下： 頻率計(jì) 測量頻率的原理圖 圖 1 脈沖形成模 塊 計(jì)數(shù) 模塊 譯碼顯示模塊 控制模 塊 量程自動切換模塊 分頻模 塊 鎖存信 號 清零 使能 被測信號 基準(zhǔn)信號 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 5 頁 共 47頁 頻率計(jì)測量周期的原理 頻率計(jì)測量周期的原理 頻率計(jì)測量周期需要設(shè)計(jì)整形電路使被測周期性信號整形成脈沖，然后設(shè)計(jì)計(jì)數(shù)器對基準(zhǔn)信號在被測信號一個(gè)周期內(nèi)重復(fù)變化的次數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)器計(jì)出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動顯示電路用數(shù)碼管將數(shù)字顯示出來，需要設(shè)計(jì)控制電路產(chǎn)生允許計(jì)數(shù)的使能信號、計(jì)數(shù)器的清零信號和鎖存器的鎖存信號使電路正常工作，再設(shè)計(jì)一個(gè)量程自動轉(zhuǎn)換電路使測量范圍更廣。 本頻率計(jì)設(shè)計(jì)還可以測量周期性信號，其基本原理與測量頻率的基本原理基本一樣，首先讓被測信號與標(biāo)準(zhǔn)信號一起通過一個(gè)閘門，然后用計(jì)數(shù)器計(jì)數(shù)信號脈沖的個(gè)數(shù)，把被測信號一個(gè)周期內(nèi) 標(biāo)準(zhǔn)基準(zhǔn)信號的脈沖計(jì)數(shù)的結(jié)果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用 LED數(shù)碼顯示管顯示出來，顯示管的讀數(shù)就是被測信號以標(biāo)準(zhǔn)信號的周期為單位乘積的周期。 本頻率計(jì)設(shè)計(jì)測量頻率的基本原理是，首先讓被測信號與標(biāo)準(zhǔn)信號一起通過一個(gè)閘門，然后用計(jì)數(shù)器計(jì)數(shù)信號脈沖的個(gè)數(shù)，把標(biāo)準(zhǔn)時(shí)間內(nèi)的計(jì)數(shù)的結(jié) 果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用 LED 數(shù)碼顯示管顯示出來。t change hardware electric circuit, carries on various function that the improvement can also raise system further to the number39。Increase to spread a feeling machine in the electric circuit, can also make into a number pulse instrument, account a price machine etc..Therefore the digital cymometer accounts in the diagraph physics to measure aspect applied design is used VHDL the spare part is at CPLD up carry out digital cymometer to account to measure repeatedly system, can show to be measured the frequency of signal with the decimal system figures, can measure the frequency of sine wave, square wave and triangle wave etc. signal, and return an ability as to it39。 關(guān)鍵詞： FPGA 芯片、 VHDL 語言、數(shù)字頻率計(jì)、數(shù)字頻率計(jì)原理圖、 Max+plusII軟件、 EDA 技術(shù) 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 2 頁 共 47頁 Design of Digital Cymometer Based on EDA Abstract: Digital cymometer is to directly show to be measured a kind of diagraph of signal frequency to equip with the decimal system not only can measure sine wave, square wave, triangle wave, sharp pulse signal and other have a period of the frequency of the signal of characteristic, and can also measure their been refitted, can measure pulse width, make into the number type vein breadth to measure an instrument。在不更改硬件電路的基礎(chǔ)上，對系統(tǒng)進(jìn)行各種改進(jìn)還可以進(jìn)一步提高系統(tǒng)的性能。數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。本畢業(yè)設(shè)計(jì)用 VHDL 在 CPLD 器件上實(shí)現(xiàn)數(shù)字頻率計(jì)測頻