【導(dǎo)讀】用QuartusⅡ設(shè)計(jì)地址多路器、程序計(jì)數(shù)器和cache。寫測(cè)試程序，并用Modlesim進(jìn)行仿真。式得到極大的重視和長(zhǎng)足的發(fā)展。嵌入式RISC處理器已成為高中端嵌入式應(yīng)用。CPU的IP核是SoC技術(shù)的核心，開(kāi)發(fā)出具有自主知識(shí)產(chǎn)權(quán)的CPU. 心竟?fàn)幜τ兄卮笠饬x。整個(gè)設(shè)計(jì)從總體結(jié)構(gòu)到局部功能的實(shí)現(xiàn)采用了自頂向。下的設(shè)計(jì)方法和模塊化的設(shè)計(jì)思想。模塊源代碼在QuartusII，通過(guò)對(duì)波形進(jìn)行具體分析，驗(yàn)。證通過(guò)該模塊實(shí)現(xiàn)的預(yù)期功能，并得出相應(yīng)的結(jié)論。EDA技術(shù)是以計(jì)算機(jī)為工具，根。典型的EDA工具必須包含兩個(gè)特殊的軟件。包，即綜合器和適配器。綜合器的功能就是將設(shè)計(jì)者在EDA平臺(tái)上完成的針對(duì)某。優(yōu)化、轉(zhuǎn)換和綜合，最終獲得欲實(shí)現(xiàn)功能的描述文件。系統(tǒng)級(jí)、算法級(jí)、RTL級(jí)、門級(jí)、開(kāi)關(guān)級(jí)。VerilogHDL設(shè)計(jì)遵循如圖。將對(duì)QuartusII及其開(kāi)發(fā)流程做簡(jiǎn)要的概述。QuartusII在21世紀(jì)初推出，是Altera前一。部嵌有VHDL、Verilog邏輯綜合器。Tool窗口中運(yùn)行該模塊來(lái)啟動(dòng)編譯器模塊。開(kāi)該模塊的設(shè)置文件或報(bào)告文件，或打開(kāi)其它相關(guān)窗口。

　　

【正文】 C8的 FPGA器件進(jìn)行時(shí)序仿真，可以發(fā)現(xiàn)結(jié)果與功能仿真結(jié)果一致。綜合功能 仿真和時(shí)序仿真，結(jié)果表明了基于FIFO 算法指令 Cache 的有效性。 圖 指令 Cache(FIFO)功能仿真 基于 LRU 算法的指令 Cache 的設(shè)計(jì)與實(shí)現(xiàn) ． 1Cache(LRU)結(jié)構(gòu)設(shè)計(jì) 采用組相聯(lián) (兩組 )和 LRU(最近最少使用 )算法設(shè)計(jì)的指令 Cache如圖 所示。基于 LRU 算法的 Cache 結(jié)構(gòu)有點(diǎn)類似于基于 FIFO 算法的指令 Cache，它們不同之處有主要有以下三點(diǎn)： (1) 前者 (LRU 算法 Cache)的 Cache 空間有兩組，后者只有一組； (2) 前者的 Cache 空間的每行隱含著兩位計(jì)數(shù)器，用于計(jì)算每行的訪問(wèn)次數(shù)， 而后者沒(méi)有。 (3) 前者有個(gè)寫入判斷器，根據(jù) LRU 算法對(duì)兩組中對(duì)應(yīng)的兩行進(jìn)行替換，而后 者不需要進(jìn)行判斷。 電子科技大學(xué)成都學(xué)院本科課程設(shè)計(jì)報(bào)告 20 圖 基于 LRU 算法指令 Cache 結(jié)構(gòu)及工作流程 ． 2Cache(LRU)控制器設(shè)計(jì) 基于 LRU 算法的指令 Cache 工作及相關(guān)控制流程 (如圖 所示 )設(shè)計(jì)如下：讀 Cache 部分和基于 FIFO 算法的指令 Cache 類似，在此不再重復(fù)。不同之處有以下幾點(diǎn)： （ 1） 當(dāng)有一個(gè) hit(命中 )時(shí)，即將讀出的指令傳給 IF， 同時(shí)將所在組當(dāng)前行的隱含計(jì)數(shù)器加一，當(dāng)兩組同時(shí) miss(缺失 )， mux 將空指令傳給 IF； （ 2 ） 當(dāng)兩組同時(shí) miss( 缺失 ) 時(shí)， Address 將傳給指令存儲(chǔ)器(Instructionmemory)，存儲(chǔ)器將相應(yīng)地址的指令導(dǎo)入寫入判斷器中，寫入判斷器將按 LRU 算法對(duì)信息進(jìn)行替換。 ． 3Cache(LRU)實(shí)現(xiàn) 將指令 Cache 結(jié)構(gòu)和 Cache 控制器進(jìn)行整合后，采用 VerilogHDL 實(shí)現(xiàn)指令Cache，編譯生成的內(nèi)部電路如下所示，它由 reg、 inc(兩個(gè) )、 selIn lru、 pref、pre c(兩 個(gè) )、 prefcon、 cpuclock 九個(gè)模塊組成，各模塊之間的信號(hào)連接圖如下 圖所示。 Reg 模塊實(shí)現(xiàn)寫入地址的臨時(shí)寄存； selIn lru 模塊實(shí)現(xiàn)輸出數(shù)據(jù)的過(guò)濾； pref 模塊實(shí)現(xiàn) Cache 的結(jié)構(gòu)設(shè)計(jì)， pre c 模塊實(shí)現(xiàn)命中和缺失的比較，prefcon 模塊實(shí)現(xiàn) Cache 的算法， cpuclock 模塊用于 頻率的分頻。 ． 4LRU 算法仿真 為了校驗(yàn)所設(shè)計(jì)的指令 Cache，給獨(dú)立的指令 Cache 加載相應(yīng)的測(cè)試向量，得出了如圖 所示的功能仿真結(jié)果 (為便于觀察數(shù)據(jù)流動(dòng)，增加部分內(nèi)部引腳的輸出結(jié)果 )。 其中 readAddress 為 CPU 的 IF 段傳給 Cache 的地址， Fetch 為電子科技大學(xué)成都學(xué)院本科課程設(shè)計(jì)報(bào)告 21 Cache 傳給指令存儲(chǔ)器的地址， writeAddress 為 Cache 的寫地址， writedata 為Cache 的寫數(shù)據(jù)， we 為 Cache 的寫使能信號(hào)， instruction0 為 Cache 第一組讀出的指令 i， nstruction1 為 Cache 第二組讀出的指 圖 指令 Cache(LRU)功能仿真 令 i， nstruction2 為 Cache 兩組過(guò)濾后選出的指令， miss 為 Cache 的命中 (高電平 )與缺失 (低電平 )的信號(hào)。 由 仿真波形可以看出，當(dāng) readAddress 為一片連續(xù)的地址 (從“ 0004”到“ 000B” )時(shí)，所需要的數(shù)據(jù)在 Cache 中 i， nstruction2 輸出的指令流也是連續(xù)的， miss 也是在此期間保持低電平即命中。而兩組 Cache 讀出的數(shù)據(jù)instruction0 和 instruction1 是交替的，這是由于剛開(kāi)始的時(shí)候兩組的訪問(wèn)次數(shù)都是最低。當(dāng) readAddress 地址由“ 000B”調(diào)變?yōu)椤?0004”時(shí)，所需要的數(shù)據(jù)仍然在 Cache 中， miss 仍然為低電平 i， nstruction2 輸出的指令為“ 4220”，這點(diǎn)體 現(xiàn)了 LRU Cache 與 FIFO Cache 的區(qū)別。由上述分析可知，所設(shè)計(jì)的指令Cache 功能與預(yù)期的功能是一致的。 Cache 小結(jié) 通過(guò)對(duì) Cache 原理和地址映射及替換算法的分析，基于 FIFO(先進(jìn)先出 )和LRU(最近最少使用 )兩種算法設(shè)計(jì)兩種指令 Cache，并采用 VerilogHDL 實(shí)現(xiàn)兩種指令 Cache，最后分別對(duì)兩種 Cache 算法進(jìn)行仿真和分析，結(jié)果表明了所設(shè)計(jì)指令 Cache 的有效性。 電子科技大學(xué)成都學(xué)院本科課程設(shè)計(jì)報(bào)告 22 5 本次課程設(shè)計(jì)的心得體會(huì) 通過(guò)本次課程設(shè)計(jì)，對(duì) EDA 技術(shù)發(fā)展流程及其特點(diǎn)，已經(jīng)深入了解。 不但掌握了 Quartus 和 Modelsim 兩種軟件的基本操作，而且還系統(tǒng)學(xué)習(xí)了 Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程，對(duì) Verilog HDL 這門硬件描述語(yǔ)言，已經(jīng)有了深入認(rèn)知?，F(xiàn)在可以利用這門語(yǔ)言編寫設(shè)計(jì)一些基本的數(shù)字電路模塊，如加法器，乘法器，比較器，多路選擇器，譯碼器等；并進(jìn)一步的可以設(shè)計(jì)實(shí)現(xiàn)一些常用的的數(shù)字電路，如自動(dòng)售飲料機(jī)的邏輯電路，七進(jìn)制計(jì)數(shù)器等。 此次課程設(shè)計(jì)的源代碼的編寫，分析綜合，編譯，添加波形的功能仿真以及綜合生成電路 RTL 級(jí)電路框圖是在 Quartus II 上完成與實(shí)現(xiàn)的，而測(cè)試程序的編寫與編譯，以及仿真波形的實(shí)現(xiàn)是在 Modelsim SE 軟件上設(shè)計(jì)實(shí)現(xiàn)的。通過(guò)對(duì)仿真波形具體分析與研究，已基本驗(yàn)證并實(shí)現(xiàn)了預(yù)期要求。即 狀態(tài)機(jī)控制器能控制狀態(tài)機(jī)的開(kāi)啟和終止。狀態(tài)機(jī)能產(chǎn)生一系列的控制信號(hào)，啟動(dòng)或停止某些部件，實(shí)現(xiàn)對(duì)程序計(jì)數(shù)器、算術(shù)運(yùn)算器、累加器、指令寄存器、數(shù)據(jù)控制器的狀態(tài)控制。 CPU 何時(shí)進(jìn)行讀指令來(lái)讀寫 I/O 端口及 RAM區(qū)等操作，都能由其來(lái)實(shí)現(xiàn)狀態(tài)控制。 當(dāng)然本此課程設(shè)計(jì)還有諸多需要改進(jìn)與完善的地方。 RSIC_CPU 的狀態(tài)機(jī)的設(shè)計(jì)實(shí)現(xiàn)是同步控制，功能 相對(duì)比較簡(jiǎn)單，工作速度相對(duì)于異步狀態(tài)控制的RISC_CPU 較慢，這也是以后設(shè)計(jì)需要改進(jìn)的地方。 電子科技大學(xué)成都學(xué)院本科課程設(shè)計(jì)報(bào)告 23 致謝 在此，我需要向那些在我完成課程設(shè)計(jì)的工作過(guò)程中給予我無(wú)私幫助的那些人們致以最真摯的感謝。 首先我衷心感謝我的導(dǎo)師楊碩老師。在我課程設(shè)計(jì)學(xué)習(xí)期間，楊碩老師不僅在學(xué)習(xí)上給予了我精心的指導(dǎo)，而且在工作方法和為人處事上也給予了我很多指導(dǎo)，在論文的完成過(guò)程中給了我很大的幫助，將使我受益終生，特此深表感謝。 感謝我的前任系主任張開(kāi)華教授以及現(xiàn)任系主任張弛老師給予我的支持和幫助。 感謝與我 在同一實(shí)驗(yàn)小組共同工作的王魏東，胡建東，黃曦，臧越，我們?cè)谡撐牡耐瓿蛇^(guò)程中互相幫助，共同提高。 最后感謝我的家人，教過(guò)我的老師以及周圍的同學(xué)們。謝謝他們?cè)谖叶嗄昵髮W(xué)生活中給予我的支持和理解。 電子科技大學(xué)成都學(xué)院本科課程設(shè)計(jì)報(bào)告 24 6 參考書目 Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程，夏宇聞，北京航空航天大學(xué)出版社， 數(shù)字電子技術(shù)基礎(chǔ) (第五版 )，閻石，高等教育出版社， 單片機(jī)原理機(jī)接口技術(shù)（第 3 版），李朝青，北京航空航天大學(xué)出版社， 微機(jī)系統(tǒng)原理與接口技 術(shù)，李廣軍，電子科技大學(xué)出版社， 基于 FPGA 流水線 CPU 的設(shè)計(jì)與實(shí)現(xiàn)，賴兆磐 [碩士學(xué)位論文 ],桂林電子科技大學(xué)， 可綜合的基于 Verilog 語(yǔ)言的有限狀態(tài)機(jī)的設(shè)計(jì) [現(xiàn)代電子技術(shù)第十期 ]，劉德貴，李便莉， 2021 FPGA/CPLD 應(yīng)用設(shè)計(jì) 200 例（上冊(cè)），張紅潤(rùn) 張亞凡，北京航空航天大學(xué)出版社， 7 完成時(shí)間 2021 年 05月 21 日