【導(dǎo)讀】多，連線比較復(fù)雜，而且會產(chǎn)生比較大的延時，造成測量誤差、可靠性差。系統(tǒng)設(shè)計(jì)大大簡化，提高整體的性能和可靠性。本設(shè)計(jì)利用VHDL語言在PLD器件上實(shí)現(xiàn)數(shù)字頻率計(jì)測頻系統(tǒng)的設(shè)計(jì)。整個系統(tǒng)非常精簡，而且具有靈活的現(xiàn)場可更改性，硬件電路設(shè)計(jì)。若設(shè)計(jì)對被測信號的整形，能夠測量正弦波、方波和三角波。等信號的頻率，而且還能對其他多種物理量進(jìn)行測量。該數(shù)字頻率計(jì)具有高速、精確、可靠、抗干擾性強(qiáng)和現(xiàn)場可編程等優(yōu)點(diǎn)。

　　

【正文】 數(shù)的數(shù)值轉(zhuǎn)換為 BCD 碼，從而達(dá)到數(shù)值的顯示。 基于 CPLD\FPGA 的數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì) 第 31 頁 共 40 頁 第五章 系統(tǒng)調(diào)試及誤差分析 系統(tǒng)調(diào)試 為了更好的完成本次課程設(shè)計(jì)的任務(wù)，檢測系統(tǒng)的穩(wěn)定度與準(zhǔn)確度，因此對這次設(shè)計(jì)的成品進(jìn)行了調(diào)試。調(diào)試的步驟分為硬件調(diào)試和程序調(diào)試。硬件調(diào)試主要是檢測成品有沒有短路與元件有沒有虛焊的情況，而軟件調(diào)試是主要檢驗(yàn)元件能否正常工作與程序的可讀性。硬件調(diào)試的主要步驟如下 ： (1) 測量電源線和地線是否有短路現(xiàn)象，測量和主芯片 相關(guān)的信號線的連通性，是否有短、斷路現(xiàn)象； (2) 嚴(yán)格按照原理圖進(jìn)行焊接線路板； (3) 測量各個電壓點(diǎn)的電壓是否和原理圖標(biāo)稱的相符； (4) 上電 1 分鐘左 右，斷電，感觸一下是否有過熱的元器件，如果有，應(yīng)該是有短路現(xiàn)象。 進(jìn)行完硬件的測試后，接下來進(jìn)行 軟件 的調(diào)試。它的調(diào)試步驟如下： (1) 準(zhǔn)備好測試程序； (2) 單功能模塊進(jìn)行調(diào)試，并進(jìn)行波形仿真是否達(dá)到要求； (3) 整體功能聯(lián)合調(diào)試，并進(jìn)行波形仿真是否達(dá)到要求 ； (4) 將程序下載到實(shí)驗(yàn)板上測 試，能否正常顯示被測頻率。 測試結(jié)果及分析 本頻率計(jì)樣機(jī)的制作和調(diào)試已全部完成，各種測試指標(biāo)達(dá)到預(yù)期目標(biāo)。由于沒有比理論 誤差更高精度的頻率 源，所以只能作誤差來源可能性的探討，無法準(zhǔn)確的測出其相對誤差。在實(shí)際測頻過程中，被測頻率每次的測試結(jié)果都穩(wěn)定不變，標(biāo)準(zhǔn)頻率計(jì)數(shù)值只有在個位出現(xiàn)誤差，這和理論計(jì)算的結(jié)果是相吻合的，證明該頻率計(jì)已達(dá)到頂計(jì)設(shè)計(jì)要求。 預(yù)計(jì)誤差來源有以下幾種可能 : (1)被測頻率的不穩(wěn)定性 (如信號發(fā)生器在產(chǎn)生 1KHz的頻率時總是在 1KHz和999Hz 上跳動 )。 (2)CPLD 在產(chǎn)生門寬信 號時其上升沿和下降沿的建立時間過長，每次產(chǎn)生的門寬信號不一樣，造成計(jì)數(shù)結(jié)果的誤差。 (3)由于該頻率及采用 6 位 LED 顯示，最高顯示精度為 萬分之一，其舍去位數(shù)仍有有效數(shù)字，所以會造成低于測量精度的顯示誤差。 基于 CPLD\FPGA 的數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì) 第 32 頁 共 40 頁 結(jié)束語 基于 CPLD\FPGA 的數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì) 已接近尾聲， 而 在整個設(shè)計(jì)過程中所出現(xiàn)的一系列問題，使我受益頗豐。 該測頻系統(tǒng)經(jīng)過軟硬件設(shè)計(jì)，經(jīng)過實(shí)驗(yàn)仿真分析及驗(yàn)證，各項(xiàng)功能達(dá)到了預(yù)定的設(shè)計(jì)指標(biāo)。在開發(fā)過程中，綜合運(yùn)用了Quartus II 開發(fā)工具，使用了 VHDL 及匯編語言，在論文寫作及作圖時還用到了Word、 Visio、畫圖等軟件。 采用 EDA 技術(shù)設(shè)計(jì)電子電路，把具有控制功能的各個模塊程序下載到一塊芯片上，它代替了原有的許多多單元電路或單片機(jī)的控制芯片和大量外圍電路，使電子電路設(shè)計(jì)更加靈活方便。 在系統(tǒng)總體設(shè)計(jì)方面，充分 地 利用 了 FPGA/CPLD 的優(yōu)勢，滿足 了 頻測對速度方面的要求 。在顯示方面，采用串行動態(tài)顯示，節(jié)約了 I/0 口，簡化了驅(qū)動電路的設(shè)計(jì)。 由于時間和實(shí)驗(yàn)條件所限，本設(shè)計(jì)只是作了基于 CPLD\FPGA 數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì)， 但基于可編程邏輯器件的設(shè)計(jì)，還有很大的拓展空間，相信在以后的實(shí)驗(yàn)和設(shè)計(jì)中 EDA 技術(shù)設(shè)計(jì)會得到越來越更廣泛的應(yīng)用。 致謝 在這次畢業(yè)設(shè)計(jì)中 ，最感謝的是指導(dǎo)老師 龔蘭芳 老師 的悉心指導(dǎo) 和熱心幫助 。 龔 老師 嚴(yán)肅的科學(xué)態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神，深深地感染和激勵著我。從課題的選擇到項(xiàng)目的最終完成， 龔 老師都始終給予我細(xì)心的指導(dǎo)和不懈的支持。 由于我們的設(shè)計(jì)實(shí)踐經(jīng)驗(yàn)不足， 龔 老師除了給我們上課輔導(dǎo)以外，還在她的休息時間，通過網(wǎng)絡(luò)、電話通信進(jìn)行個別的具體細(xì)節(jié)輔導(dǎo)，使我們收獲良多。 我還要感謝 選擇這個課題的 各位同 學(xué) ，正是由于 大家的相互討論，共同努力，我才能 解決設(shè)計(jì)在遇到的 的困難和疑惑，直至本文的順利完成 ，讓我 再一次體會到團(tuán)隊(duì)合作精神的力量。 在論文 完 成之際，我的心情無法平靜，從開始進(jìn)入課題到論文的順利完成，有 很多 可敬的師長、同學(xué)、朋友給了我無言的幫助，在這里請接受我誠摯的謝意 ! 基于 CPLD\FPGA 的數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì) 第 33 頁 共 40 頁 參考文獻(xiàn) 【 1】 尹常永 . EDA 技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì) [M]. 西安 ： 電子科技大學(xué)出版社 ， 2020 【 2】 余孟嘗 . 數(shù)字電子技術(shù)基礎(chǔ)簡明教程 (第三版 )[M]. 北京：高等教育出版社， 2020 【 3】 張友漢 . 數(shù)字電子技術(shù)基礎(chǔ) [M]. 北京：高等教育出版社， 2020 【 4】 顧斌 . 數(shù)字電路 EDA 設(shè)計(jì) [M]. 西安：西安電子科技大學(xué) 出版社， 2020 【 5】 徐志軍 . CPLD/FPGA 的開發(fā)與應(yīng)用 [M]. 北京：北京電子工業(yè)出版社， 2020 【 6】 李國麗 . EDA 與數(shù)字系統(tǒng)設(shè)計(jì) [M]. 北京：北京機(jī)械工業(yè)出版社， 2020 【 7】 龔蘭芳 . EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書 [M] 廣東：廣東水利電力職業(yè)技術(shù)學(xué)院， 2020 【 8】 羅朝霞 . CPLD/FPGA 設(shè)計(jì)及應(yīng)用 [M]. 北京： 人民郵電出版社， 2020 基于 CPLD\FPGA 的數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì) 第 34 頁 共 40 頁 附錄一 數(shù)字頻率計(jì)原理圖 基于 CPLD\FPGA 的數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì) 第 35 頁 共 40 頁 附錄二 數(shù)字頻率計(jì) PCB圖 PCB 頂層圖 PCB 底層圖 基于 CPLD\FPGA 的數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì) 第 36 頁 共 40 頁 附錄三 數(shù)字頻率計(jì)程序清單 ************************************* 分頻模塊程序 : ************************************* LIBRARY IEEE。 USE 。 USE 。 ENTITY sad IS PORT(clk0:in STD_LOGIC。 clk1,clk2:out STD_LOGIC)。 END sad。 ARCHITECTURE one OF sad IS signal clk_1K:STD_LOGIC。 signal clk_1HZ:std_logic。 BEGIN process(clk0) variable t1:integer range 0 to 24999。 begin IF clk039。EVENT AND clk0=39。139。 THEN if t1=24999 then clk_1K=not clk_1K。 t1:=0。 else t1:=t1+1。 end if。 clk1=clk_1K。 end if。 END PROCESS。 process(clk_1K) variable t2:integer range 0 to 499。 begin if clk_1K39。event and clk_1K=39。139。 then if t2=499 then clk_1HZ = not clk_1HZ。 t2:=0。 else t2:=t2+1。 end if。 clk2=clk_1HZ。 end if。 end process。 end。 ************************************* 測 頻控制模塊 程序 : ************************************* LIBRARY IEEE。 USE 。 USE 。 ENTITY TESTCTL IS PORT (CLK:IN STD_LOGIC。 CNT_EN,RST_CNT,LOAD:OUT STD_LOGIC)。 END 。 ARCHITECTURE BEHAVIOR OF TESTCTL IS SIGNAL div2clk: STD_LOGIC。 BEGIN PROCESS(CLK) BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN div2clk=NOT div2clk。 END IF。 END PROCESS。 PROCESS(CLK ,div2clk) BEGIN IF (CLK=39。039。AND div2clk=39。039。)THEN RST_CNT=39。139。 ELSE RST_CNT=39。039。 END IF。 END PROCESS。 LOAD=NOT div2clk 。CNT_EN=div2clk。 END BEHAVIOR。 ************************************* 計(jì)數(shù)模塊程序 : ************************************* library ieee。 use 。 use 。 entity plj is port (enable,clk,reset:in std_logic。 play1,play2,play3,play4,plAy5,pLAy6:out integer range 0 to 10。 decimal1,decimal2,decimal3,decimal4,decimal5,decimal6:out std_logic。 LED:OUT STD_LOGIC_VECTOR(2 基于 CPLD\FPGA 的數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì) 第 37 頁 共 40 頁 DOWNTO 0))。 END。 architecture behav of plj is signal S1,S2,S3,S4,S5,S6,S7,S8:integer range 0 TO 9。 begin process(enable,clk,reset) begin if (reset=39。139。) then S1=0。S2=0。S3=0。S4=0。S5=0。S6=0。S7=0。S8=0。 elsif (clk39。event and clk=39。139。)then if enable=39。139。 then S1=S1+1。 if (S1=9) THEN S2=S2+1。S1=0。 if (S2=9) THEN S3=S3+1。S2=0。 if (S3=9) THEN S4=S4+1。S3=0。 if (S4=9) THEN S5=S5+1。S4=0。 if (S5=9) THEN S6=S6+1。S5=0。 if (S6=9) THEN S7=S7+1。S6=0。 if (S7=9) THEN S8=S8+1。S7=0。 END IF。 END IF。 END IF。 END IF。 END IF。 END IF。 END IF。 END IF。 END IF。 end process。 process(S8,S7,S6,S5,S4,S3,S2,S1) BEGIN IF(S8=0 AND S7=0 and s6=0 and s5=0 and s4=0 and s3=0 and s2=0)THEN PLAY1=0。 PLAY2=0。PLAY3=0。PLAY4=0。PLAY5=0。PLAY6=s1。 decimal1=39。039。decimal2=39。039。decimal3=39。039。decimal4=39。039。decimal5=39。139。decimal6=39。039。 LED=100。 elsif (S8=0 AND S7=0 and s6=0 and s5=0 and s4=0 and s3=0)then PLAY1=0。 PLAY2=0。PLAY3=0。PLAY4=0。PLAY5=S1。PLAY6=S2。 decimal1=39。039。decimal2=39。039。decimal3=39。039。decimal4=39。139。decimal5=39。039。decimal6=39。039。 LED=100。 elsif (S8=0 AND S7=0 and s6=0 and s5=0 and s4=0)then PLAY1=0。 PLAY2=0。PLAY3=0。PLAY4=s1。PLAY5=S2。PLAY6=S3。 decimal1=39。039。decimal2=39。039。decimal3=39。139。decimal4=39。039。decimal5=39。039。decimal6=39。039。 LED=100。 elsif (S8=0 AND S7=0 and s6=0 and s5=0 )then PLAY1=0。 PLAY2=0。PLAY3=s1。PLAY4=s2。PLAY5=S3。PLAY6=S4。 decimal1=39。039。decimal2=39。039。decimal3=39。039。decimal4=39。039。decimal5=3