【導(dǎo)讀】導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加以標(biāo)注和致謝。為獲得及其它教育機構(gòu)的學(xué)位或?qū)W歷而使用過的材料。有權(quán)保存畢業(yè)設(shè)計（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；目的前提下，學(xué)校可以公布論文的部分或全部內(nèi)容。他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。對本文的研究做出重要貢獻(xiàn)的個。人和集體，均已在文中以明確方式標(biāo)明。本人完全意識到本聲明的法律后果。涉密論文按學(xué)校規(guī)定處理。本設(shè)計課題為基于FPGA和單片機的等精度數(shù)字頻率計的設(shè)計。GateArray）芯片F(xiàn)LEXEPF10K20RC208-4完成各種時序邏輯控制、計數(shù)功能。部的數(shù)字硬件電路設(shè)計、編譯、調(diào)試、仿真和下載。其中硬件電路包括鍵盤控制模塊、顯示模塊和測量模塊，鍵盤模塊通過對。本設(shè)計將AT89C52單片機的控制靈活性和FPGA芯片的現(xiàn)場可編程性相結(jié)合，范圍寬、精度高等優(yōu)點。

　　

【正文】 以查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計項目進(jìn)行 模擬 仿真。也就是在遠(yuǎn)離門級的較高層次上進(jìn)行模擬，使設(shè)計者在設(shè)計早期就能對整個設(shè)計項目的結(jié)構(gòu)和功能的可行性做出決策。 （ 3） VHDL 具有行為描述能力和程序結(jié)構(gòu)，能支持大規(guī)模設(shè)計的模塊分解和已有設(shè)計模塊的再利用功能。 VHDL 中設(shè)計實體的概念、程序包的概念、設(shè)計庫的概念都為大型設(shè)計項目的分解和并行工作提供了有利的支持。這一點符合大規(guī)模電子系統(tǒng)的高效、高速設(shè)計完成必須由多人甚至由多個 開發(fā)組共同并行工作才能實現(xiàn)的市場需求。 （ 4）用 VHDL 完成的一個確定的設(shè)計項目， 在 EDA 工具軟件的支持下，編譯器將VHDL 所表達(dá)的電路功能自動地轉(zhuǎn)換為文本方式表達(dá)的基本邏輯元件連接圖 —— 網(wǎng)表文件。應(yīng)用 EDA 工具的邏輯優(yōu)化功能，可以自動的把一個綜合后的設(shè)計項目變成一個更小、更高速的電路系統(tǒng)。反過來，設(shè)計者還可以從綜合和優(yōu)化后的電路獲得設(shè)計信息反饋去更新修改 VHDL 設(shè)計描述，使之更加完善。 （ 5） VHDL 對設(shè)計項目的描述具有獨立性，實際設(shè)計者可以在不懂硬件的結(jié)構(gòu)，不知最終實現(xiàn)的目標(biāo)器件為何的情況下，而進(jìn)行獨立 的設(shè)計。正是因為 VHDL 的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)， VHDL 的設(shè)計項目的目標(biāo)硬件器件具有廣闊的選擇范圍，其中包括各系列的 CPLD、 FPGA 及各種門陣列器件。 （ 6） VHDL 具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計項目，在不改變源程序的條件下，只需改變類屬參數(shù)或函數(shù)，就能輕易改變設(shè)計項目的規(guī)模和結(jié)構(gòu)。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 17 第四章 硬件電路設(shè)計 系統(tǒng)組成 本設(shè)計的核心部件為 AT89C52 單片機和現(xiàn)場可編程芯片 FPGA。所有信號包括基準(zhǔn)頻率信號、被測信號以及自校輸入信號均可在 AT89C52 單片機的控制下輸入到 FPGA 芯片中，單片機將每次測試結(jié)果讀入內(nèi)存中，經(jīng)運算處理后，以十進(jìn)制的形式送到 8 位數(shù)碼管顯示電路顯示。整個系統(tǒng)在硬件上可分為顯示模塊、鍵盤輸入模塊、測量模塊四個部分。鍵盤控制命令通過 FPGA 內(nèi)部的掃描譯碼電路讀入單片機，來實現(xiàn)測頻、測周期、測脈寬 、 測占空比及復(fù)位等功能的控制。該設(shè)計以 FPGA 的系統(tǒng) 40MHz 晶振作為標(biāo)準(zhǔn)頻率，單片機的晶振由 FPGA 系統(tǒng)晶振分頻得到，易于實現(xiàn)單片機與 FPGA 同步。系統(tǒng)框圖如圖 所示。具體硬件原理圖見附錄一。 電 源顯 示 電 路 F P G A鍵 盤 電 路 F P G A時 鐘 電 路 F P G A單片機A T8 9 C 5 2測量模塊F P G A標(biāo) 準(zhǔn) 信 號 B C L K被 測 信 號 T C L K自 校 輸 入 B C L K 圖 等精度測頻系統(tǒng)框圖 鍵盤接口電路 鍵盤接口電路如圖 所示。鍵盤控制命令由鍵盤掃描譯碼電路讀入，當(dāng)有按鍵按下時向單片機發(fā)出中斷請求讀取鍵值。鍵盤譯碼電路的 keyp 引腳接單片機的外部中斷 0輸入引腳，用于向單片機發(fā)出中斷請求讀取鍵值。沒有按鍵按下時鍵盤譯碼電路的 keyp為高電平，當(dāng)有按鍵按下時，鍵盤掃描譯碼電路在確定不是干擾后， keyp 引腳變?yōu)榈碗妰?nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 18 平向單片機發(fā)出中斷請求讀取鍵值，按鍵撤消后 keyp 恢復(fù)高電平。鍵盤譯碼電路的kv[0..2]用于向單片機輸出鍵值。由于單片機讀取鍵值的操作是通過外部中斷引起的，這樣就避免了因?qū)︽I盤掃描而占用大量單片機的 CPU，提高了單片機的使用效率。 V C C10Kk e y 0k e y 1k e y 2k e y 3k e y 4k e y 510K10K10K10K10Kk e y 00k e y 11k e y 22k w y33k e y 44k e y 55k v29k v18k v07k e y p6U?鍵盤譯碼電路p 1. 2p 1. 1p 1. 0in t0 圖 鍵盤接口電路 顯示電路 本設(shè)計中的顯示方式為動態(tài)顯示，使用動態(tài)顯示方式可節(jié)省 FPGA 內(nèi)部大量資源。顯示頻率為 50Hz。動態(tài)顯示即每次只有一個 LED 被選中。但是每次驅(qū)動的間隔很短，利用人體視覺效應(yīng)，看起來 8 個數(shù)碼管好象同時點亮。顯示電路由移位存儲器、字型譯碼器、 LED 片選譯碼器、時鐘發(fā)生器以及七段數(shù)碼管組成。其中移位存儲器用于存放要顯示的十進(jìn)制數(shù)據(jù)，其 si 引腳接單片機的 RXD 來接收單片機輸出的數(shù)據(jù)； siclk 用于接收 移位脈沖；引腳 sel[0..2]用于接收單片機發(fā)出的控制信號來實現(xiàn)對某一時刻要顯示數(shù)據(jù)的選擇。字型譯碼器的作用是將十進(jìn)制數(shù)據(jù)轉(zhuǎn)換為 LED 字型碼以驅(qū)動七段 LED 數(shù)碼管。時鐘發(fā)生器的作用是通過對標(biāo)準(zhǔn)頻率的分頻來輸出一個 2Hz 的周期信號，這個信號為顯示閃爍時的頻率。 LED 片選譯碼器用于對八片 LED 輸出片選信號，由于顯示方式為動態(tài)顯示，因此某一時刻只能有一片 LED 被選中點亮。其 sena 引腳為顯示閃爍使能內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 19 引腳，當(dāng)為低電平時顯示以時鐘發(fā)生器發(fā)出的頻率閃爍，以便在某些特殊場合下引起用戶的注意。 Sena 為低電平時顯示閃 爍，為高電平時正常顯示。顯示電路原理圖如圖 所示： si0c lk1s e l02s e l13s e l24d45d09d18d27d36U?S H IF T _ S IS Oa12b11c10d9e8f7g6dp5d00d11d22d33d44U?L E D _ C Hle d s e l04c lk0le d s e l15le d s e l26le d s e l37le d s e l48le d s e l59le d s e l610le d s e l711s e l01s e l12s e l23s _e n a2 12U?掃描信號發(fā)生器b c l k0x c l k1U?時鐘發(fā)生器abfcgdeV C C1234567abcdefg8dpdp9D S ?A M B E R C AabfcgdeV C C1234567abcdefg8dpdp9D S ?A M B E R C AR X DT X DB C L KP 2. 7s e l0s e l1s e l2 圖 顯示模塊電路 測量電路 測量電路部分由測頻與自校選擇模塊、脈寬控制模塊和測頻模塊組成。其中測頻與自校選擇模塊的作用是在系統(tǒng)系統(tǒng)自檢時將標(biāo)準(zhǔn)頻率作為被測頻率信號輸送給系統(tǒng)，而在正常測量時將被測信號輸送給系統(tǒng)。脈寬控制模塊和測頻模塊根據(jù)按鍵鍵值共同控制選擇被測量。其中管腳 SPUL 為脈寬、測頻選擇輸入信號，由單片機根據(jù)需要發(fā)出。當(dāng)SPUL 為高電平時測頻模塊的 32 位計數(shù)器的輸入使能由 D 觸發(fā)器控 制，其測量預(yù)置門控時間為被測信號周期的整數(shù)倍，此時計數(shù)值用來計算被測信號的頻率。當(dāng) SPUL 為低電平時標(biāo)準(zhǔn)計數(shù)器的輸入使能由附加模塊的 PL 輸出來控制，測量門控時間為被測信號的一個正脈寬的時間或一個低脈寬的時間寬度。此時標(biāo)準(zhǔn)計數(shù)器的計數(shù)值用來測量被測信號的脈寬寬度。測量電路如圖 所示。 CLR 為低電平時計數(shù)器使能端 BENA 為低電平，測頻電路不工作，系統(tǒng)清零。 Spul 為 1 時系統(tǒng)測量被測信號的頻率， CL 均為高電平后，內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 20 在隨后到來的 TCLK 上升沿 BENA 及 START 引腳變?yōu)楦唠娖?，計?shù)器開始計數(shù)。當(dāng) CL變?yōu)榈碗娖胶?，在隨后到來的 TCLK 上升沿 BENA 變?yōu)榈碗娖剑嫈?shù)器停止計數(shù)。同時START 引腳變?yōu)榈碗娖接靡酝ㄖ獑纹瑱C計數(shù)結(jié)束。在單片機發(fā)出的 SEL[0..2]控制下通過data[0..7]分 8 次將計數(shù)器的計數(shù)值讀入單片機。測量電路原理圖如圖 所示 ， 測量電路波形圖如圖 所示，測量電路邏輯符號如圖 所示。 AS0FX1FS2F O U T3A?校驗0011s pu l2o ut3A?M U X 2 110cl1tc lk2c lr3pl4A?附加B C L K0E N A1T C L K2CL3C L R4IN S 05IN S 16IN S 77E N D16IN D 0 1 513IN D 114IN D 213IN D 312IN D 411IN D 510IN D 69IN D 78A?頻率模塊1ASFXFSS P U LS E L [0 . .2 ]E N D 圖 測量電路原理圖 圖 測量電路波形圖 圖 測量電路邏輯符號 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 21 下面具體就這三個模塊進(jìn)行講述。 測量與自校驗選擇電路 測頻與自校電路用于系統(tǒng)自檢， AS 引腳接單片機的 P23 腳， FX 接標(biāo)準(zhǔn)頻率輸入，F(xiàn)C 接被測頻率輸入。系統(tǒng)自檢時 AS 為高電平， FOUT 輸出標(biāo)準(zhǔn)頻率 BCLK，將標(biāo)準(zhǔn)頻率做為被測頻率進(jìn)行測量，然后根據(jù)測量結(jié)果以判斷系統(tǒng)運行是否正常。自檢結(jié)束后 AS恢復(fù)為低電平， FOUT 輸出被測頻率 TCLK。標(biāo)準(zhǔn)頻率取自 FPGA 的外部晶振。該模塊采用圖形輸入法實現(xiàn)，原理圖如圖 所示，其波形圖如圖 所示，選擇控制信號 AS為高電平是輸出端為 BCLK， AS 為低電平時輸出為 TCLK。 123U ? A7 4F 0 8123U ? A7 4F 0 812U ? A7 4F 0 4123U ? A7 4F 3 2FXASFCF O U T 圖 測量與自校驗選擇電路 圖 測量與自校驗選擇電路波形圖 圖 測頻與自校選擇電路邏輯符號 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 22 測頻原理與測頻電路 在第二章已經(jīng)對測頻原理進(jìn)行了詳細(xì)介紹，但是為了使大家更好的了解等精度測頻原理的方法，有必要在此再對常用測頻方法及等精度測頻原理進(jìn)行簡單介紹。目前市場上所采用的測頻方法可以分為以下幾種： 一是利用電路的某種響應(yīng)特性來測量頻率，諧振測頻法和電橋測頻法是這類測量方法的典型代表。 二是比較法，即利用標(biāo)準(zhǔn)頻率 與被測頻率進(jìn)行比較來測量頻率，其準(zhǔn)確度取決于標(biāo)準(zhǔn)頻率的準(zhǔn)確度。拍頻法、示波器法以及差頻法等均屬于此類方法的范疇。 以上兩種方法都適合與模擬電路中實現(xiàn)，還有一類目前使用最廣泛的計數(shù)測頻法則適合于數(shù)字電路實現(xiàn)。該方法根據(jù)頻率定義，記下單位時間內(nèi)周期信號的重復(fù)次數(shù)，又稱為電子計數(shù)器測頻法。 電子計數(shù)器測頻法又有兩種實現(xiàn)方法：直接計數(shù)測頻法和等精度測頻法。直接計數(shù)測頻法只是簡單地記下單位時間內(nèi)周期信號的重復(fù)次數(shù)，其計數(shù)值會有一個計數(shù)誤差。此方法的測量精度主要取決于基準(zhǔn)時間和計數(shù)器的計數(shù)誤差。等精度測頻法是在直接測頻 法的基礎(chǔ)上發(fā)展起來的。其原理圖如圖 。 測頻模塊由兩個 32 位計數(shù)器、一個 D 觸發(fā)器和一片 648 選擇器組成。其管腳 BCLK為標(biāo)準(zhǔn)頻率信號的輸入引腳， TCLK 管腳為被測頻率信號的輸入引腳； CL 管腳為預(yù)置門控信號輸入引腳； CLR 為計數(shù)器清零信號輸入引腳，每次新的測量開始時都要將計數(shù)器清零以免產(chǎn)生錯誤； SEL[2..0]管腳為單片機讀入數(shù)據(jù)時的數(shù)據(jù)選擇信號輸入，以便單片機分八次將兩個 32 位計數(shù)器的計數(shù)值讀入。 當(dāng)系統(tǒng)開始測量被測信號的頻率時，首先由單片機單片機 將預(yù)置門控信號置為高電平，但此時計數(shù)器并不開始工作，而是要等到被測信號的上升沿到達(dá)時兩計數(shù)器同時開始工作。門控時間結(jié)束后，單片機將門控信號置為低電平，但此時計數(shù)器同樣并不立即停止計數(shù)，要一直等到被測信號的上升沿兩計數(shù)器才同時停止工作?？梢妰捎嫈?shù)器的計數(shù)周期總是等于被測信號的整數(shù)，這是確保測頻結(jié)果保持恒定精度的關(guān)鍵，預(yù)置門控信號寬度的改變記憶機隨機的出現(xiàn)時間造成的誤差最大只能 BCLK 的一個時鐘周期。 設(shè)標(biāo)準(zhǔn)信號的頻率為 Fs，被測信號的頻率 Fx，在一次預(yù)置門時間中對被測信號的計數(shù)值為