【正文】 式下， CPU 停止工作。在掉電模式下，保存 RAM 的內(nèi)容并且凍結(jié)振蕩器，禁止所用其他芯片功能，直到下一個硬件復(fù)位為止。大規(guī)模可編程邏輯器件 CPLD 和 FPGA 是當今應(yīng)用最廣泛的兩類可編程專用集 成電路（ ASIC）。 它是大規(guī)模集成電路技術(shù)飛速發(fā)展與計算機輔助設(shè)計、計算機輔助生產(chǎn)和計算機輔助測試相結(jié)合的一種產(chǎn)物，是現(xiàn)代數(shù)字系統(tǒng)向超內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 12 高集成度、超低功耗、超小封狀和專用化方向發(fā)展的重要基礎(chǔ)。目前常用的可編程邏輯器 件從結(jié)構(gòu)上可將其劃分為兩大類：CPLD 和現(xiàn)場可編程門陣列 FPGA。 FPGA 兼容了 MPGA 和 PLD 兩者的優(yōu)點，因而具有更高的集成讀、更強的邏輯實現(xiàn)能力和更好的設(shè)計靈活性。其中 FPGA 的功能由邏輯結(jié)構(gòu)的培植數(shù)據(jù)決定?；?SRAM 的 FPGA 器件在工作前 需要從芯片外部加載配置數(shù)據(jù)。 FLEX 10K 器件結(jié)構(gòu)圖如圖 所示： 圖 FLEX 10K 器件結(jié)構(gòu)圖 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 13 各種 FPGA 再結(jié)構(gòu)上的差異主要反映在可編程邏輯塊 CLB 上，常見的結(jié)構(gòu)主 要有三種類型，即查找表結(jié)構(gòu)、多路開關(guān)結(jié)構(gòu)和多級與非門機構(gòu)。 FLEX10K 系列是第一款多達 25 萬門的嵌入式 PLD， FLEX10K 具有高密度和易于在設(shè)計中實現(xiàn)復(fù)雜宏函數(shù)與存儲器的特點，因此可以適應(yīng)系統(tǒng)級設(shè)計的要求。另外， FLEX10K器件也提供多電壓 I/O 接口，它允許器件橋接在不同電壓工作系統(tǒng)中。其具體性能特點如下： (1) 工業(yè)界第一種嵌入式 PLD 系列，具有在單個器件中系統(tǒng)集成的能力，具有實現(xiàn)宏函數(shù)的嵌入式陣列和實現(xiàn)普通功能的邏輯陣列。 (3) 系統(tǒng)級特點 支持多電壓 I/O 接口；低功耗，維持狀態(tài)時電流小于 ，遵守 PCI 總線規(guī)定；內(nèi)置 JTAG 邊界掃描測試電路；器件采用先進 SRAM 工藝制造；通過外部 EPROM、集成控制器或 JTAG 接口實現(xiàn)電路可重構(gòu)（ ICR）；時鐘鎖定和時鐘自舉選項有助于減小時鐘延遲 /變形和對時鐘進行倍頻；器件內(nèi)低變形時鐘樹形分布；所有器件都經(jīng)過 100%的性能測試。 (5) 功能強大的 I/O 引腳 每個引腳都有一個獨立的三態(tài)輸出使能控制；每個 I/O引腳都有漏極開路選 擇；可編程輸出電壓擺率控制可以減小開關(guān)噪聲。 (8) 具有良好的軟件設(shè)計支持和布局布線的能力 (9) 能夠與其它公司的多種 EDA 工具接口 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 14 FLEX 10K 器件主要包括嵌入式陣列、邏輯陣列、 FastTrack 互連和 I/O 單元等 4 部分。這些信號是用于專用的布線通道，這些專用通道提供了比 FastTrack 互連更短的延時和更小的失真。這為時鐘分配或產(chǎn)生用于清楚器件內(nèi)部多個寄存器的異步清除信號提供了理想的方法。 MAX+PLUSⅡ 是一個完全集成化的可編程邏輯環(huán)境，能滿足用戶各種各樣的設(shè)計需要。 MAX+PLUSⅡ 具有突出的靈活性和高效性，為設(shè)計者提供了多種可自由選擇的設(shè)計方法和工具。 MAX+PLUSⅡ軟件眾多突出出的特點如下： （ 1）開放式的界面： MAX+PLUSⅡ 軟件可與其他工業(yè)標準的設(shè)計 輸入、綜合與校驗工具相連接它 EDA 工具的接口遵循 EDIF200、 EDIF300、參數(shù)模塊庫 ，標準延遲格式 MAX+PLUSⅡ 軟件接口允許用戶使用 Altera或標準的 EDA設(shè)計輸入工具來創(chuàng)建邏輯設(shè)計 MAX+PLUSⅡ的編譯器對 Altera 器件的設(shè)計進行編譯，使用Altera 或其他 EDA 校驗工具進行器件級或板級仿真。 MAX+PLUSⅡ 的編譯器還提 供了邏輯綜合與優(yōu)化功能以減輕用戶的設(shè)計負擔。 （ 5）支持多種硬件描述語言，包括 VHDL、 Verilog HDL、 AHDL 語言。 MAX+PLUSⅡ 的設(shè)計過程包括設(shè)計輸入、項目編譯、功能時序仿真、編程配置。使用 Verilog HDL語言創(chuàng)建文本文件 （ .V） 。 VHDL 的英文全名是 Very High Speed Integrated Circuit Hardware Description Language，誕生于 1982 年。自 IEEE 公布了 VHDL（ IEEE1076）的標準版本之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。 1993 年， IEEE 對 VHDL 進行了修訂，從更高抽象層次和系統(tǒng)描述能力上擴展了 VHDL 的內(nèi)容，公布了新版本的 VHDL 即 IEEE 標準的10761993 版本 ,又得到了眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 VHDL 的程 序結(jié)構(gòu)特點是將一項設(shè)計實體分成外部和內(nèi)部，外部是可視的，是端口，內(nèi)部是不可視的，是內(nèi)部功能和算法的完成部分。這種將設(shè)計實體分成內(nèi)外部分的概念是內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 16 VHDL 系統(tǒng)設(shè)計的基本點。 VHDL 支持從上到下的設(shè)計，也支持從下到上的設(shè)計；支持模塊化設(shè)計，也支持層次 化設(shè)計。也就是在遠離門級的較高層次上進行模擬，使設(shè)計者在設(shè)計早期就能對整個設(shè)計項目的結(jié)構(gòu)和功能的可行性做出決策。 VHDL 中設(shè)計實體的概念、程序包的概念、設(shè)計庫的概念都為大型設(shè)計項目的分解和并行工作提供了有利的支持。 （ 4）用 VHDL 完成的一個確定的設(shè)計項目， 在 EDA 工具軟件的支持下，編譯器將VHDL 所表達的電路功能自動地轉(zhuǎn)換為文本方式表達的基本邏輯元件連接圖 —— 網(wǎng)表文件。反過來，設(shè)計者還可以從綜合和優(yōu)化后的電路獲得設(shè)計信息反饋去更新修改 VHDL 設(shè)計描述，使之更加完善。正是因為 VHDL 的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)， VHDL 的設(shè)計項目的目標硬件器件具有廣闊的選擇范圍，其中包括各系列的 CPLD、 FPGA 及各種門陣列器件。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 17 第四章 硬件電路設(shè)計 系統(tǒng)組成 本設(shè)計的核心部件為 AT89C52 單片機和現(xiàn)場可編程芯片 FPGA。整個系統(tǒng)在硬件上可分為顯示模塊、鍵盤輸入模塊、測量模塊四個部分。該設(shè)計以 FPGA 的系統(tǒng) 40MHz 晶振作為標準頻率，單片機的晶振由 FPGA 系統(tǒng)晶振分頻得到，易于實現(xiàn)單片機與 FPGA 同步。具體硬件原理圖見附錄一。鍵盤控制命令由鍵盤掃描譯碼電路讀入，當有按鍵按下時向單片機發(fā)出中斷請求讀取鍵值。沒有按鍵按下時鍵盤譯碼電路的 keyp為高電平，當有按鍵按下時，鍵盤掃描譯碼電路在確定不是干擾后， keyp 引腳變?yōu)榈碗妰?nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 18 平向單片機發(fā)出中斷請求讀取鍵值，按鍵撤消后 keyp 恢復(fù)高電平。由于單片機讀取鍵值的操作是通過外部中斷引起的，這樣就避免了因?qū)︽I盤掃描而占用大量單片機的 CPU，提高了單片機的使用效率。顯示頻率為 50Hz。但是每次驅(qū)動的間隔很短，利用人體視覺效應(yīng)，看起來 8 個數(shù)碼管好象同時點亮。其中移位存儲器用于存放要顯示的十進制數(shù)據(jù)，其 si 引腳接單片機的 RXD 來接收單片機輸出的數(shù)據(jù)； siclk 用于接收 移位脈沖；引腳 sel[0..2]用于接收單片機發(fā)出的控制信號來實現(xiàn)對某一時刻要顯示數(shù)據(jù)的選擇。時鐘發(fā)生器的作用是通過對標準頻率的分頻來輸出一個 2Hz 的周期信號，這個信號為顯示閃爍時的頻率。其 sena 引腳為顯示閃爍使能內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 19 引腳，當為低電平時顯示以時鐘發(fā)生器發(fā)出的頻率閃爍，以便在某些特殊場合下引起用戶的注意。顯示電路原理圖如圖 所示： si0c lk1s e l02s e l13s e l24d45d09d18d27d36U?S H IF T _ S IS Oa12b11c10d9e8f7g6dp5d00d11d22d33d44U?L E D _ C Hle d s e l04c lk0le d s e l15le d s e l26le d s e l37le d s e l48le d s e l59le d s e l610le d s e l711s e l01s e l12s e l23s _e n a2 12U?掃描信號發(fā)生器b c l k0x c l k1U?時鐘發(fā)生器abfcgdeV C C1234567abcdefg8dpdp9D S ?A M B E R C AabfcgdeV C C1234567abcdefg8dpdp9D S ?A M B E R C AR X DT X DB C L KP 2. 7s e l0s e l1s e l2 圖 顯示模塊電路 測量電路 測量電路部分由測頻與自校選擇模塊、脈寬控制模塊和測頻模塊組成。脈寬控制模塊和測頻模塊根據(jù)按鍵鍵值共同控制選擇被測量。當SPUL 為高電平時測頻模塊的 32 位計數(shù)器的輸入使能由 D 觸發(fā)器控 制，其測量預(yù)置門控時間為被測信號周期的整數(shù)倍，此時計數(shù)值用來計算被測信號的頻率。此時標準計數(shù)器的計數(shù)值用來測量被測信號的脈寬寬度。 CLR 為低電平時計數(shù)器使能端 BENA 為低電平，測頻電路不工作，系統(tǒng)清零。當 CL變?yōu)榈碗娖胶?，在隨后到來的 TCLK 上升沿 BENA 變?yōu)榈碗娖?，計?shù)器停止計數(shù)。在單片機發(fā)出的 SEL[0..2]控制下通過data[0..7]分 8 次將計數(shù)器的計數(shù)值讀入單片機。 AS0FX1FS2F O U T3A?校驗0011s pu l2o ut3A?M U X 2 110cl1tc lk2c lr3pl4A?附加B C L K0E N A1T C L K2CL3C L R4IN S 05IN S 16IN S 77E N D16IN D 0 1 513IN D 114IN D 213IN D 312IN D 411IN D 510IN D 69IN D 78A?頻率模塊1ASFXFSS P U LS E L [0 . .2 ]E N D 圖 測量電路原理圖 圖 測量電路波形圖 圖 測量電路邏輯符號 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 21 下面具體就這三個模塊進行講述。系統(tǒng)自檢時 AS 為高電平， FOUT 輸出標準頻率 BCLK，將標準頻率做為被測頻率進行測量，然后根據(jù)測量結(jié)果以判斷系統(tǒng)運行是否正常。標準頻率取自 FPGA 的外部晶振。 123U ? A7 4F 0 8123U ? A7 4F 0 812U ? A7 4F 0 4123U ? A7 4F 3 2FXASFCF O U T 圖 測量與自校驗選擇電路 圖 測量與自校驗選擇電路波形圖 圖 測頻與自校選擇電路邏輯符號 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 22 測頻原理與測頻電路 在第二章已經(jīng)對測頻原理進行了詳細介紹，但是為了使大家更好的了解等精度測頻原理的方法，有必要在此再對常用測頻方法及等精度測頻原理進行簡單介紹。 二是比較法，即利用標準頻率 與被測頻率進行比較來測量頻率，其準確度取決于標準頻率的準確度。 以上兩種方法都適合與模擬電路中實現(xiàn)，還有一類目前使用最廣泛的計數(shù)測頻法則適合于數(shù)字電路實現(xiàn)。 電子計數(shù)器測頻法又有兩種實現(xiàn)方法：直接計數(shù)測頻法和等精度測頻法。此方法的測量精度主要取決于基準時間和計數(shù)器的計數(shù)誤差。其原理圖如圖 。其管腳 BCLK為標準頻率信號的輸入引腳， TCLK 管腳為被測頻率信號的輸入引腳； CL 管腳為預(yù)置門控信號輸入引腳； CLR 為計數(shù)器清零信號輸入引腳，每次新的測量開始時都要將計數(shù)器清零以免產(chǎn)生錯誤； SEL[2..0]管腳為單片機讀入數(shù)據(jù)時的數(shù)據(jù)選擇信號輸入，以便單片機分八次將兩個 32 位計數(shù)器的計數(shù)值讀入。門控時間結(jié)束后，單片機將門控信號置為低電平，但此時計數(shù)器同樣并不立即停止計數(shù)，要一直等到被測信號的上升沿兩計數(shù)器才同時停止工作。 設(shè)標準信號的頻率為 Fs，被測信號的頻率 Fx，在一次預(yù)置門時間中對被測信號的計數(shù)值為 N