【正文】 CPLD的標(biāo)準(zhǔn)頻率信號(hào) F n50MHz的有源晶 振提供。被測(cè)信號(hào)經(jīng)過(guò)放大整形電路調(diào)理后 輸入。 3． 1 QuartusII 概述 Quartus 邏輯器件供應(yīng)商之一。其界面友好，使用便捷。 A1tera 的 Quartus II 提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需 要，也是單芯片可編程系統(tǒng) SOPC 設(shè)計(jì)的綜合性環(huán)境和 SOPC 開(kāi)發(fā)的基本設(shè)計(jì)工具， II 設(shè)計(jì)工 并為 AlteraDSP 開(kāi)發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。同樣， Quartus Builder II 與 MATLAB 和 DSP 時(shí)也支持第三方的仿真工具，如 ModelSim。 QuartusII 包括模 塊化的編譯器。 Writer 和編輯數(shù)據(jù)接口 Compiler 可以通過(guò)選擇 Start 單獨(dú)運(yùn)行各個(gè)模塊。在 Compiler 模塊的設(shè)置文件或報(bào)告文件，或打開(kāi)其他相關(guān)窗口。 Altera 提供的 LPM 函數(shù)均基于 Altera 器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。例如各類(lèi)片上存儲(chǔ)器、 DSP 模塊、LVDS 驅(qū)動(dòng)器、 山東大 學(xué)碩士學(xué)位論文 PLL 以及 SERDES 和 DDIO 電路模塊等。在圖 3 一 l下排的流程 框圖，是與上面的 QuartusII 設(shè)計(jì)流程相對(duì)照的標(biāo)準(zhǔn) 的 EDA 開(kāi)發(fā)流程。 Quartus II 允許來(lái)自第三方的 EDIF 文件輸入，并提供了很多 EDA 軟件的接口， Ouartus11 支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì) 方式完成的模塊 元件 進(jìn)行調(diào)用，從而解決了原理圖與 HI L 混合輸入設(shè)計(jì)的問(wèn)題。OuartusII 擁 在設(shè)計(jì)輸入之后， Quartus 有性能良好的設(shè)計(jì)錯(cuò)誤定位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。在進(jìn)行編譯后， 可對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。編譯和仿真經(jīng)檢測(cè)無(wú)誤后，便可以將下載信息通過(guò)Ouartus II 提供的編程器下載入目標(biāo)器件中了。 3． 2 Quartus168。 lB 山東大學(xué)碩士學(xué)位論文 從概念上講，凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱(chēng)為數(shù)字系統(tǒng)， 傳統(tǒng)的數(shù)字 系統(tǒng)設(shè)計(jì)只能對(duì)電路板進(jìn)行設(shè)計(jì)，通過(guò)設(shè)計(jì)電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能。新的設(shè)計(jì)方法能夠由設(shè)計(jì)者定義器件的內(nèi)部邏輯，將原來(lái)由電路板 設(shè)計(jì)完成的大部分工作放在芯片的設(shè)計(jì)中進(jìn)行。同時(shí)，基 于芯片的設(shè)計(jì)可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低 能源消耗。 置南 軍一 m32 a 傳統(tǒng)設(shè)計(jì)方法 b 基于芯片設(shè)計(jì)方法 可編程邏輯器件和 EDA 技術(shù)給今天的硬件系統(tǒng)設(shè)計(jì)者提供了強(qiáng)有力的工具，使得 電子系統(tǒng)的設(shè)計(jì)方法發(fā)生了質(zhì)的變化。 3． 2． 2。自底向上”的設(shè) 計(jì)方法 過(guò)去，電子產(chǎn)品設(shè)計(jì)的基本思路～直是先選用標(biāo)準(zhǔn)通用集成電路芯片，再由這 些芯片和其他元件自下而上的構(gòu)成電路、子系統(tǒng)和系統(tǒng)。隨著集成電路技術(shù)的不斷 進(jìn)步，現(xiàn)在人們可以把數(shù)以?xún)|計(jì)的晶體管，幾萬(wàn)門(mén)、幾十萬(wàn)門(mén)、甚至幾百萬(wàn)門(mén)的電 路集成在一塊芯片上。電子系統(tǒng)的設(shè)計(jì)方法也由過(guò)去的那種集成電路廠 39。在這種新的設(shè)計(jì)方法中，由 整機(jī)系統(tǒng)用戶(hù)對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片 19 山東大學(xué)碩士學(xué)位論文 專(zhuān)用集成電路 ASIC 來(lái)實(shí)現(xiàn)，且這些專(zhuān)用集成電路是由系統(tǒng)和 電路設(shè)計(jì)師親自參與設(shè) 計(jì)的，直至完成電路到芯片版圖的設(shè)計(jì)，再交由 Ic 工廠加工，或者是用可編程 ASIC 例 如 CPLD 和 FPGA 現(xiàn)場(chǎng)編程實(shí)現(xiàn)。 圖 3― 3“自頂向下”與“自底向上”設(shè)計(jì)方法對(duì)比 在“自頂向下”的設(shè)計(jì)中，首先需要進(jìn)行行為設(shè)計(jì)。接著進(jìn)行結(jié)構(gòu)設(shè)計(jì)，根據(jù)該電子系統(tǒng) 或芯片的特點(diǎn)，將其分解為接口清晰、相互關(guān)系明確、盡可能簡(jiǎn)單 的子系統(tǒng)，得到 一個(gè)總體結(jié)構(gòu)。下一步是把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，即進(jìn)行邏輯設(shè)計(jì)。在很多情況下，這時(shí)需進(jìn)行硬件仿真，以最終確定 邏輯設(shè)計(jì)的正確性。 “自底向上”的設(shè)計(jì)，一般是在系統(tǒng)劃分和分解的基礎(chǔ)上先進(jìn)行單元設(shè)計(jì)，在 單元的精心設(shè)計(jì)后逐步向上進(jìn)行功能塊設(shè)計(jì)，然后再進(jìn)行子系統(tǒng)的設(shè)計(jì)，最后完成 系統(tǒng)的總體設(shè)計(jì)。 VHDL 語(yǔ)言覆蓋面廣，描述能力強(qiáng)，能支持硬件的設(shè)計(jì)子驗(yàn)證、綜合和測(cè)試，是 山東大學(xué)碩士學(xué)位論文 一種多層次的硬件描述語(yǔ)言。這些描述可以從最抽象的系統(tǒng)級(jí)直到最精確的 邏輯級(jí)，甚至門(mén)級(jí)。系統(tǒng)的功能驗(yàn)證完成后，將 抽象的高層設(shè)計(jì)自頂向下逐級(jí)細(xì)化，直到與所用可編程邏輯器件相對(duì)應(yīng)的邏輯描述。其硬件電路的實(shí)現(xiàn)在前面已述，其軟件部分由 VHDL 語(yǔ)言實(shí)現(xiàn)。 頻率計(jì)測(cè)試模塊 DJDPLJ． VHD LlBRARYIEEE： USEIEEE． STDLOGIc 1164． ALL； lEEE． STDLOGIC USE UNSIGNED． ALL； EN 耵 ryDJDPLJIS STDLoGlC： PORT CHEKF,FINPuT． CHOICE： IN s， ID s11ART,CLRTluGFSTD,TF： INLOGIC； SEL： INSTDLOGIC DOWNTO∞： vECTOR 2 oo： OUTSTDLoGIc DOWNTO VEClD 戳 7 0 ； STDLOGIC： 《 PBZ EEND： OUT ENDD： 0UTsTDLOGICk END 日 q11TYDJDPU： JR 正 ARTDJDPLJIS ARCHlTECrIOF COMPONENTFnqIS STDLOGIc： PORT CHKF,FIN． CHOIS： IN FOUT． oLrrSTD LoGICk ENDCOM 鼢 IENTFIN： COMPONENTCONTRLIS PORT FIN， START,CL＆ FSD： INSTD_LOGIC； CLKl， EEND， CLK2， CLI 匯： OUT STD_LOGIC ； ENDCOh 皿， 0NENTCONTRL： coMPoNENTCNTlS STDLOGIC： PORT CLK,CLR： nq DOWNTO Q： OUT 0 ； STD_LOGIC_VECTOR 31 2l 山東大學(xué)碩士學(xué)位論文 ENDcoMPoNENTCNT： CONTRIr2fS coMPONENT PORTiFIN， START,CLR： IN STD_LOGlC； sTD ENDD， PUL： OUTUOGIC ； END CoMPONENTCoNTRL2： COMPoNENTG 肥 lS PORT CLK2， FSD39。 CLKOUT’ PUL： STDL13G1C； SIGNAL DOWNl39。 PORT CONTl： CNT MAP CLK CLKl， CLR 。 FSD INCLkCNL2 TF39。START IS BEGrN IFCLR 39。0’； ELSIFFIN’EVENTANDFIN 39。ART； 呻 IF； ’ END PRoCESS； CLRC ．℃ L 融 EEND 2I； CLKI FINAND l： CLK2《 FSDAND I； 山東大學(xué)碩士學(xué)位論文 _l 一 _?！?。 ENDARCHITECTUREART； 一測(cè)脈寬、占空比控制模塊 CONTRL2． VIIi LIBRARYIEEE； IEEE． STD 164． ALL； USE LOGIc1 USE IEEE． STD_LOGIC』肘 SIGNED． ALL； IS ENllTYCONTRL2 STD_LOGIC； PORT FIN， START,CLR： IN STD ENDD， PUL： OUTLLM31C ； EN”TY END CoNTRL2； CoNTRL2IS ARCHlⅡ’ c11JREARTOF DOWNTO SIGNAL 1 ； ： STD_LOGIcVEcl39。 B0， CO， F2： STD SIGNAL DOWNTOO ； S： STD_LOGlC_VECTOR 1 BEGIN s o ． OQ 3 ； so 瑚 2 ； PROCESS START,S IS BEGDJ IFSTART― I