基于cpld數(shù)字頻率計(jì)的設(shè)計(jì)-閱讀頁(yè)
2025-07-03 14:11本頁(yè)面
【正文】 AP(FIN=FOUT,START=START,EEND = EEND, CLK2= CLK2 ,CLRC= CLRC) 。CONT2: CNT PORT MAP(CLK=CLKOUT, CLR=CLRC, Q=Q2)。GATE1: GATE PORT MAP(CLK2=CLK2,FSD =INCLK,CNL=TF,PUL=PUL,CLKOUT=CLKOUT)。 單片機(jī)的匯編語(yǔ)言編程圖42表示單片機(jī)主程序流程圖。開(kāi) 始初始化設(shè)置鍵盤(pán)掃描測(cè)調(diào)頻主頻率調(diào)頻周期子程序調(diào)自校子程序調(diào)占空比子程序調(diào)測(cè)脈寬子程序測(cè)頻鍵測(cè)周期鍵自校鍵占空比鍵測(cè)脈寬鍵 42 單片機(jī)主程序流程圖主程序如下：LED8 EQU 7FHLED7 EQU 7EHLED6 EQU 7DHLED5 EQU 7CHLED4 EQU 7BHLED3 EQU 7AHLED2 EQU 79HLED1 EQU 78HTF BIT CLRTRIG BIT START BIT ENDD BIT EEND BIT ADRC BIT ADRB BIT ADRA BIT SB1 BIT SBZ BIT SB3 BIT SB4 BIT SB5 BIT AD0 EQU 30HAD1 EQU 31HAD2 EQU 32HAD3 EQU 33HAD4 EQU 34HAD5 EQU 35HAD6 EQU 36HADA EQU 4FHADB EQU 5FHADC EQU 4DHKEYNUM EQU 29HINT_R1 EQU 46HINT_R0 EQU 47HINT_R2 EQU 48H主程序：ORG 0000H LJMP MAINORG 0030HMAIN:CLEAR: MOV R0, 00HMOV R1, 128 MOV A, 00HLI: MOV R0，AINC R0DJNZ R1, L1MOV SP, 60HMOV P2, OOH ；控制信號(hào)初始化為零SETB CHOICELCALL NLO ；7個(gè)數(shù)碼管熄滅MOV LED8, 13H ；開(kāi)始顯示“P.”MOV LED7, 0CFHDIR: LCALL DISPKKE1: LCALL KKEYⅡKK0: CJNE A, 00H, KK1KKK0: LCALL TESTF LCALL KKEYⅠ LCALL DELAY LCALL DELAY JB 28H, 4, KK0 SJMP KKK0KK1:CJNEA,01H,KK2KKK1:SETB 28H,2 LCALL TESPW CLR ,28H,2 LCALL KKEYⅠ JB 28H,4,KK0 SJMP KKKK2KK3:CJNE A,03H,KK4KKKK3:SETB 28H,2 CLR 28H,1 LCALL TESZKB CLR 28H,2 LCALL KKEY1 JB 28H,4,KKO SJMP KKKK3KK4:SJMP KKE1第五章 實(shí)驗(yàn)測(cè)試及誤差分析本系統(tǒng)既含有FPGA自編程硬件設(shè)計(jì)電路，又含有單片機(jī)控制電路，整個(gè)系統(tǒng)比較復(fù)雜，因此我們采用自底向上的調(diào)試方法，也就是先進(jìn)行各個(gè)單元電路的軟件仿真和硬件調(diào)試，在各個(gè)單元電路調(diào)試好后再進(jìn)行系統(tǒng)聯(lián)調(diào)，最后進(jìn)行硬件的編程固化及系統(tǒng)的組裝。(2)單片機(jī)及FPGA/CPLD調(diào)試設(shè)備:天煌THKSTM2單片機(jī)開(kāi)發(fā)系統(tǒng)，GW48CK EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)，及其他配套實(shí)驗(yàn)設(shè)備。:在各個(gè)單元電路調(diào)試好后即可進(jìn)行系統(tǒng)聯(lián)調(diào)。實(shí)驗(yàn)測(cè)試 數(shù)據(jù)如表格51所示。表51 實(shí)驗(yàn)測(cè)試數(shù)據(jù)被測(cè)頻率標(biāo)準(zhǔn)頻率閘門時(shí)間被測(cè)頻率計(jì)數(shù)值標(biāo)準(zhǔn)頻率計(jì)數(shù)值測(cè)試頻率1HZ50MHZ10sA1C1FECF51HZ50MHZ10sA1C1FECF01HZ50MHZ10sA1C1FECF5122HZ50MHZ1s7B2FA7CD6122HZ50MHZ1s7B2FA7CD6122HZ50MHZ1s7B2FA7CD6978HZ50MHZ634C8FAE978HZ50MHZ634C8FAE978HZ50MHZ634C8FAE155HZ50MHZ30ED4C706F155HZ50MHZ30ED4C706F155HZ50MHZ30ED4C706F250HZ50MHZ61DA4C7137250HZ50MHZ61DA4C7137250HZ50MHZ61DA4C7138 系統(tǒng)誤差分析誤差分析：需要強(qiáng)調(diào)的是，由于實(shí)驗(yàn)設(shè)備有限，表格51中所取的被測(cè)參考頻率均取自天煌THKSTM2單片機(jī)開(kāi)發(fā)系統(tǒng)和GW48CK EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)上所輸出的頻率，故所有被測(cè)頻率都只能作為參考，它們的精度無(wú)法保證，所以，這里進(jìn)行誤差分析時(shí)，被測(cè)參考頻率的誤差首先將作為其中的一個(gè)因數(shù)；其二，在本系統(tǒng)中，我們采用8片LED顯示，雖然采用浮點(diǎn)顯示，但也只能顯示8位數(shù)據(jù)，而實(shí)際運(yùn)算結(jié)果多于8位，故實(shí)際所顯示的結(jié)果只能保證8位有效數(shù)字，這個(gè)將成為引起誤差的第二個(gè)原因；其三，前面精度分析所計(jì)算的相對(duì)誤差不超過(guò)1/Ns，根據(jù)表格51中的數(shù)據(jù)可知，此誤差比較小；其四，在實(shí)際測(cè)量中，被測(cè)信號(hào)有時(shí)不一定能達(dá)到仿真時(shí)的效果，在閘門打開(kāi)的時(shí)候，由于CPLD內(nèi)部各邏輯單元延時(shí)的不一致性，從而不能使標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)同時(shí)計(jì)數(shù)，也會(huì)導(dǎo)致誤差。在開(kāi)發(fā)過(guò)程中，綜合運(yùn)用了MAX+PLUS II, Wav6000, Protel DXP等開(kāi)發(fā)軟件，軟件編程時(shí)使用了VHDL及匯編語(yǔ)言，在論文寫(xiě)作及作圖時(shí)還用到了Word,畫(huà)圖等工具。具有以下突出特點(diǎn)：1．在系統(tǒng)總體設(shè)計(jì)方面，充分利用單片機(jī)和FPGA/CPLD各自的優(yōu)勢(shì)，將測(cè)控的信號(hào)配給FPGA/CPLD，既可滿足頻測(cè)對(duì)速度方面的要求和多I/O口的要求，同時(shí)利用單片機(jī)機(jī)具有良好的人機(jī)接口和控制運(yùn)算的功能，可以較簡(jiǎn)單地實(shí)現(xiàn)鍵盤(pán)和顯示控?cái)?shù)據(jù)處理運(yùn)算。3．在顯示方面，首先采用串行動(dòng)態(tài)顯示，節(jié)約了I/O口，簡(jiǎn)化了驅(qū)動(dòng)電路的設(shè)計(jì)，系統(tǒng)擴(kuò)展：由于時(shí)間和實(shí)驗(yàn)條件所限，本系統(tǒng)只是作了在實(shí)驗(yàn)箱上測(cè)試，在硬件電路實(shí)現(xiàn)方面還存在著一些不足，需要進(jìn)一步的完善和提高。5．系統(tǒng)聯(lián)合調(diào)試成功后，可將單片機(jī)程序通過(guò)編程器固化到單片機(jī)中，將VHDL編程通過(guò)綜合適配后的網(wǎng)表對(duì)CPLD/FPGA進(jìn)行編程下載，將整個(gè)系統(tǒng)的外圍電路設(shè)計(jì)制作成印刷電路板。首先是我的導(dǎo)師張娟老師，張老師孜孜以求的求學(xué)精神和嚴(yán)謹(jǐn)求實(shí)的科研作風(fēng)，使我不僅在學(xué)術(shù)上有了長(zhǎng)足的進(jìn)步，而且在人生觀上也產(chǎn)生了極大的影響，為我今后的做人辦事樹(shù)立了良好的榜樣。其次，電子信息工程系的各位同學(xué)在學(xué)習(xí)上都給了我莫大的幫助，在此一并表示
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