【正文】 has describedthe methodofthe paperparticularly topto ― bottomdesign system， the thesoftware deviceofCPLDand thecircuit of hardwareand program posite Underthetestenvironmentofthe singlechipputer． systemdevelopedby EDA and ofthemeasurementhavebeen GW48 一 CK precisionvelocity experiment， the obtainedaftersimulationandthetestofthehardware． the meter， EDA technique ， CPLD ，Singlechipputer KEYWORDS： Frequency 2 山東大學(xué)碩士學(xué)位論文 第一章概述 167。 隨著大規(guī)模集成電路技術(shù)的發(fā)展及電子產(chǎn)品市場(chǎng)運(yùn)作節(jié)奏的進(jìn)一步加快，涉及 諸如計(jì)算機(jī)應(yīng)用、通信、智能儀表、醫(yī)用設(shè)備、軍事、民用電器等領(lǐng) 域的現(xiàn)代電子 設(shè)計(jì)技術(shù)已邁入一個(gè)全新的階段。 面對(duì)現(xiàn)代電子技術(shù)的迅猛發(fā)展，高新技術(shù)日新月異的變化以及人才市場(chǎng)、產(chǎn)品 市場(chǎng)的迫切要求，許多高校迅速的作出了積極的反應(yīng)，在不長(zhǎng)的時(shí)間內(nèi)，在相關(guān)的 專業(yè)教學(xué)與學(xué)科領(lǐng)域卓有成效的完成了具有重要意義的教學(xué)改革及學(xué)科建設(shè)。本課題就是其中之一。 167。旨在通過(guò)本課題的研究，學(xué)習(xí)和提高 PLD 開(kāi)發(fā)技術(shù)，以滿足教學(xué)改 革的需要，進(jìn)一步提高教學(xué)與科研水平。由于 CPLD 具有連續(xù)連接結(jié)構(gòu)，易于預(yù)測(cè)延時(shí)， 使電路仿真會(huì)更加準(zhǔn)確，且編程方便，速度快，集成度高，價(jià)格低，從而使系統(tǒng)研 制周期大大縮短，產(chǎn)品的性能價(jià)格比較高。該數(shù)字頻 率計(jì)的設(shè)計(jì) 及實(shí)現(xiàn)也具有良好的應(yīng)用價(jià)值和推廣前景。 167。這種測(cè)量方式的精度隨被測(cè)信號(hào)頻率的變 化而變化。 圖 l2 等精度測(cè)頻原理圖 4 山東大學(xué)碩士學(xué)位論文 當(dāng)方波預(yù)置門(mén)控信號(hào)由低變?yōu)楦唠娖綍r(shí)，經(jīng)整形后的被測(cè)信號(hào)上升沿啟動(dòng) D 觸發(fā) 器，由 D 觸發(fā)器的 R 端同時(shí)啟動(dòng)可控計(jì)數(shù)器 CNTl 和 cNT2 同時(shí)計(jì)數(shù)，當(dāng)預(yù)置門(mén)為低電平 時(shí)，隨后而至的被測(cè)信號(hào)使可控計(jì)數(shù)器同時(shí)關(guān)閉。 1． 4 系統(tǒng)設(shè)計(jì)指標(biāo) 基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的改變而改變，在實(shí) 用中有較大的局限性，而等精度頻率計(jì)不但具有較高的測(cè)量精度，而且在整個(gè)測(cè)頻 區(qū)域內(nèi)保持恒定的測(cè)試精度。 2 對(duì)于周期測(cè)試功能，信號(hào)測(cè)試范圍與精度要求與測(cè)頻功能相同。 us～ ls，測(cè)試精度為 0． 01 3 對(duì)于脈寬測(cè)試功能，測(cè)試范圍為 0． 1 4 對(duì)于占空比測(cè)試功能，測(cè)試精度為 1％～ 99％。 2． 1 系統(tǒng)頂層電路設(shè)計(jì) 等精度數(shù)字頻率計(jì)涉及到的計(jì)算包括加、減、乘、除，耗用的資源比較大，用 一般中小規(guī)模 CPLD／ FPGA 芯片難以實(shí)現(xiàn)。電路系統(tǒng)原理框圖如圖 21 所示，其中單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、 數(shù)據(jù)處理和顯示輸出； CPLD／ FPGA 完成 各種測(cè)試功能；鍵盤(pán)控制命令通過(guò)一片 74LSl65 并入串出移位寄存器讀入單片機(jī)，實(shí)現(xiàn)測(cè)頻、測(cè)脈寬及測(cè)占空比等功能，單片機(jī)從 CPLD／ FPGA 讀回計(jì)數(shù)數(shù)據(jù)并進(jìn)行運(yùn)算，向顯示電路輸出測(cè)量結(jié)果；顯示器電路采用七 段 LED 動(dòng)態(tài)顯示，由 8 個(gè)芯片 74LSl64 分別驅(qū)動(dòng)數(shù)碼管。 P3D 為 LED 的串行顯示控制口。 2 顯示電路由 8 個(gè)數(shù)碼管組成： 7 個(gè) LED 數(shù)碼管組成測(cè)量數(shù)據(jù)顯示器，另一個(gè) 獨(dú)立的數(shù)碼管用于狀態(tài)顯示。 4 待測(cè)信號(hào)經(jīng)放大整形后輸入 CPLD／ FPGA 的 TCLK。2 ． 2 測(cè)頻模塊 的工作原理及設(shè)計(jì) 2． 2． 1CPLD 的結(jié)構(gòu)與功能介紹 可編程邏輯器件是 20 世紀(jì) 70 年代發(fā)展起來(lái)的一種新型邏輯器件，它是大規(guī)模集 成電路技術(shù)的飛速發(fā)展與計(jì)算機(jī)輔助設(shè)計(jì)、計(jì)算機(jī)輔助生產(chǎn)和計(jì)算機(jī)輔助測(cè)試相結(jié) 合的一種產(chǎn)物，是現(xiàn)代數(shù)字電子系統(tǒng)向超高集成度、超低功耗、超小封裝和專用化 方向發(fā)展的重要基礎(chǔ)。 7000 系列中的 該測(cè)頻系統(tǒng)選用的 CPLD 器件是 ALTERA 公司所生產(chǎn)的 半導(dǎo)體 EEPROM 技術(shù)制造的?？? 單元，每 16 個(gè)宏單元組成一個(gè)邏輯陣列塊，同時(shí)，每個(gè)宏單元有一個(gè)可編程的“與” 陣和固定的“或”陣，以及一個(gè)具有獨(dú)立可編程時(shí)鐘、時(shí)鐘使能、清除和置位功能 的可配置觸發(fā)器。 7 山東大學(xué)碩士學(xué)位論文 圖 2― 2EPMTl28SLC8415 結(jié)構(gòu)框圖 2． 2． 2 CPLD 測(cè)頻專用模塊邏輯設(shè)計(jì) 利用 VHDL 設(shè)計(jì)的測(cè)頻模塊邏輯結(jié)構(gòu)如圖 23 所示： 其中有關(guān)的接口信號(hào)規(guī)定如下： 1 TF P2． 7 ： TF O 時(shí) 等精度測(cè)頻； TF I 時(shí)測(cè)脈寬。 3 ENDD P2． 4 ：脈寬計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， ENDD I 計(jì)數(shù)結(jié)束。利用此功能可分別獲得脈寬和占空比數(shù)據(jù)。 7 SEL[2．． O] P2． 2， P2． 1， P2． 0 ：計(jì)數(shù)值讀出選通控制 。 2 由預(yù)置門(mén)控信號(hào)將 CONTRL 的 START 端置高電平，預(yù)置門(mén)開(kāi)始定時(shí)，此時(shí)由被 測(cè)信號(hào)的上沿打開(kāi)計(jì)數(shù)器 CNTl 進(jìn)行計(jì)數(shù)，同時(shí)使標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器CNT2。 4 計(jì)數(shù)結(jié)束 后， CONTRL 的 EEND 端將輸出低電平來(lái)指示測(cè)量計(jì)數(shù)結(jié)束，單片機(jī) 的計(jì)數(shù)值，并根據(jù)等精度測(cè)量公式進(jìn)行運(yùn)算，計(jì)算出被測(cè)信號(hào)的頻率或周期值。 9 山東大學(xué)碩士 學(xué)位論文 圖 24 測(cè)頻與測(cè)周期控制部分電路 3．計(jì)數(shù)部件設(shè)計(jì) 圖 2― 3 中的計(jì)數(shù)器 CNTl／ CNT2 是 32 位二進(jìn)制計(jì)數(shù)器，通過(guò) DSEL 模塊的控制，單片 機(jī)可分 4 次將其 32 位數(shù)據(jù)全部讀出。 圖 2_5COITI39。 2 將 GATE 的 CNL 端置高電平，表示開(kāi)始脈沖寬度測(cè)量，這時(shí) CNT2 的輸入信號(hào)為 FSD。 “ 在被測(cè)脈沖的下沿到來(lái)時(shí)， CONTRL2 的 PUL 端輸出低電平，計(jì)數(shù)器 ,CNT2 被關(guān)斷。 CONTRL2 子模塊的主要特點(diǎn)是：電路的設(shè)計(jì)保證了只有 CONTRL2 被初始化后才能 工作，否貝 I|PUL 輸出始終為零。占空比的測(cè)量方 法是通過(guò)測(cè)量脈沖寬度記錄 CNT2 的計(jì)數(shù)值 N1，然后將輸 入信號(hào)反相，再測(cè)量脈沖寬度，測(cè)得 CNT2 計(jì)數(shù)值 N2N 可以計(jì)算出： 占空比 3 型 ! loo％ 167。 4‘ A0439。 《 RXo， P30 EA^，產(chǎn) P ‘ T o p3， ALE，蘆穗∞ 2 PS 毫 N “NTO P3 《 INT39。戶 3 5‘ A13 嗣 1P3． 6 P2． 4《 A39。P37 P2+3《 A1139。低電壓，高性能 CMOS 結(jié)構(gòu)的 8 位單片機(jī)。由于將多功能 8 位 CPU 和快閃存儲(chǔ)器組合在單個(gè)芯片中， ATMEL 的 AT89C51 是一種高效微控制器 ，為很多嵌 入式控制系統(tǒng)提供了一種靈活性高且價(jià)廉的方案。當(dāng) Pl 口的 管腳輸入數(shù)據(jù)時(shí)，應(yīng)先把口置‘ 1。在快閃編程時(shí)， POD 輸入，當(dāng)快閃進(jìn)行校驗(yàn)時(shí)， POH 輸出，此時(shí) PO 外部必須被拉至高電平。 Pl 口管腳寫(xiě)入‘ 1’后，被內(nèi)部上拉為高，可用作輸入。 P2 口當(dāng)用作外部 程序存儲(chǔ)器或外部數(shù)據(jù)存儲(chǔ)器進(jìn)行存取時(shí)， P2 口輸出 16 位地址的高八位。當(dāng) P3 口 寫(xiě)入‘ l’后，被內(nèi)部上拉為高電平，并用作輸入。 2,3． 2 單片機(jī)控制電路 單片機(jī)測(cè)頻控制電路如圖 2― 7 所示，由單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù) 據(jù)處理和顯示輸出， CPLD 完成各種測(cè)試功能。被讀出的四組 8 位數(shù)據(jù)通過(guò) AT89C51 的 SSO， SSl 地址編碼選擇。 2 CS：由單片機(jī)的 PI． 013 控制。 3 CLR：系統(tǒng)全清零功能。 5 AS：自校和測(cè)頻選擇。 山東大學(xué)碩士學(xué)位 論文 6 STROBE：為預(yù)置門(mén)閘，門(mén)寬可通過(guò)鍵盤(pán)由單片機(jī)控制， STROBE I 時(shí)，預(yù)置門(mén) 打開(kāi)： STROBE O 時(shí)，預(yù)置門(mén)關(guān)閉。 從 POVI 和 P2 口由低 8 位至高 8 位分別讀出兩組 4 個(gè) 8 位計(jì)數(shù)值。 10 FX 為被測(cè)信號(hào)輸入，此信號(hào)是經(jīng)過(guò)限幅整形電路后的信號(hào)。 167。鍵盤(pán)控制命令由并入串出移位寄存器74LSl65 讀入。 圖 28 鍵盤(pán)接口電路 2． 4． 2 顯示電路 圖 2― 9 中， AT89C51 以串行通信方式 0，即同步移位寄存器方式通過(guò)P3． 0， P3． 1 實(shí) 14 山東大學(xué)碩士學(xué)位論文 出低電平時(shí)具有 8MA 的灌電流能力，在靜態(tài)顯示方式下足以保證顯示亮度。傳送波特率高達(dá) 1M，且一次發(fā)送數(shù)據(jù)很少，故閃爍并不明顯。另外， Eh 于鍵盤(pán)和顯示電路共享單片機(jī)的串 行口，在每次顯示前，程序必須將 P3． 2 置一 0，將 74LSl65 的輸出置‘ 1’，才能保證 P3． 0 口正確傳送顯示數(shù)據(jù)。