【正文】 上可 開發(fā)環(huán)境 +plusII 的更新?lián)Q代產(chǎn)品。 山東大學(xué)碩士學(xué)位論文 第三章軟件設(shè)計 167。自校輸入信號取自單片機的 12Mitz 晶振。 圖 29 顯示電路 圖 2_10 電源模塊 山東大學(xué)碩士學(xué)位論文 2． 4． 4 其它電路 單片機的時鐘電路由 12MHz的晶振提供。 P3． 4 用于鍵盤和顯示電路的切換選通。因為 74LSl64 輸出沒有鎖存功能，因此，在傳送信號時輸出端數(shù)碼管會有瞬間閃爍，但由 于系統(tǒng)采用 12 刪 z 晶振。 當某一鍵盤按下時，該線為低電平，在單片機豐程序中置 P3． 2 為‘ 0’，將鍵值置入， 然后再將 P3． 2 與 P3． 512 置‘ l’，將鍵盤值讀入單片機，從而實現(xiàn)對鍵盤動態(tài)掃描， 實時將鍵盤命令交單片機處理。 2． 4 外圍電路設(shè)計 2． 4． 1 鍵盤接口電路 鍵盤接口電路如圖 2― 8 所示。 11 FC 為自校頻率，取自單片機的外接晶振。 9 FS 為標準頻率信號輸入，此頻率來源于 50MHz 的有源晶振。 7 EDl：測頻計數(shù)結(jié)束狀態(tài)信號， EDI O 時計數(shù)結(jié)束。 AS： I 測頻， AS O 自校。 4 ED2：脈寬計數(shù)結(jié)束狀態(tài)信號， ED2 I 計數(shù)結(jié)束。 CS O 時，等精度測頻： CS I 時，測脈寬。由 P1 口輸出控制。 圖 27 單片機測頻控制電路 1 由于 CPLD 在對頻率進行計數(shù)時，采用 32 位二進制計數(shù)器， 8 位數(shù)據(jù)總線的單 準頻率信號的值 ， P2 口讀計數(shù)器 COUNT 輸出 B[15．． 8 被測信號的值。 P3 口也可作為 AT89C51的一些特 殊功能口，如下表所示： 管腳備選功能 P3． O RXD 串行輸入口 P3． 1 TYD 串行輸出口 P3． 2／ INTO 外部中斷 O 12 山東大學(xué)碩士學(xué)位論文 P3． 3／ INTI 外部中斷 I P3． 4 TO 計時器 O 外部輸入 P3． 4 TI 計時器 l 外部輸入 P3． 6／ WR 外部數(shù)據(jù)存儲器寫選通 P3． 7／ RD 外部數(shù)據(jù)存儲器讀選通 P3 口同時為快閃編程和編程校驗接收一些控制信號。 P3ll： P3ll 管腳是八個帶內(nèi)部上拉電阻的雙向 I／ 0 口，可驅(qū)動 4 個TTLfl。 P2 口： P2 口是一個內(nèi)部提供上拉電阻的 8 位雙向 I／ Oil， P2ll 緩沖器可驅(qū)動 4 個 TTL 門，當 P2 口被寫‘ l’時，其管腳被內(nèi)部上拉電阻拉高，作為輸入。 P1 口： P1 口是一個內(nèi)部提供上拉電阻的 8 位雙向 I／ Oil， PI 口緩沖器能驅(qū) 動 4 個 TTL 門。作為外部地址／數(shù)據(jù)總線使用時，用于傳送 8 位數(shù) 據(jù)和低 8 位地址。 山東大學(xué)碩士學(xué)位論文 1 AT89C51 的主要特性如下： ．與 McS 一 51 兼容 ． 4K 字節(jié)可編程快閃存儲器 ．壽命： 1000 次寫／擦 ．數(shù)據(jù)保留時間：十年 ． 128． 8 位內(nèi)部 RAM ． 32 可編程 I／ O 線 ．兩個 16 位定時器／計數(shù)器 ．五個中斷源 ．可編程串行通道 ．低功耗的閑置和掉電模式 ．片內(nèi)振蕩器和時鐘電路 2 其管腳的具體說明如下： POl l： PON 為一個 8 位漏級開路雙向 I／ O 口，每個引腳可驅(qū)動 8 個 TTL門。采用 ATNIEL 高密度非易失存儲器 制造技術(shù)制造，與工業(yè)標準的 MCS51 指令集和輸出管腳相兼容。 XTAL2 P2， 2tAlO’ P2． 1 XTAL， tA9 GKD8 搴 m”豫婚餌博博仃悟博硒 ∞∞∞耵筠∞私∞∞引∞勰鵝靜勰弱孔囂麓甜 P2． O t^0 囝 2qATBgCSI 的引腳囝 AT89C51 是一個內(nèi)含 4K 字節(jié)可編程可擦除的快閃存儲器 FlashMemory 和 128 個 字節(jié) RAM。2l ‘ RD39。 P3． 3 P2+7《 A15’ 4 P2． 6《 A’ 4l ‘TO’P3 5 P2 frl39。 P16 7 PO． 5 AD5 P17 PO． 6 tA06 一 S 了 PO 7《 AD739。 2． 3 單片機主控模塊 其引腳如圖 2― 6： P1． O VCG P1． 1 ， 2 POOlADO p12 3 PO． 1 tADl P13 4 PO． 2 A02 P14 5 PO， 3 AD3’ P’ 5 6 PO。 IO 山東大學(xué)碩士學(xué)位論文 只有在先檢測到上沿后 PUL 才為高電平，然后在檢測到下沿時， PUL 輸出為低電 平； ENDD 輸出高電平以便通知單片機測量計數(shù)已經(jīng)結(jié)束：如果先檢測到下沿， PUL 并 無變化；在檢測到上沿并緊接一個下沿后， CONTRL2 不再發(fā)生變化直到下一個初始化 信號到來。 5 由單片機讀出計數(shù)器 CNT2 的結(jié)果，并通過上述測量原理公式計算出脈 沖寬 度。 3 在被測脈沖的上沿到來時， CONTRL2 的 PUL 端輸出高電平，標準頻率信號進 入計數(shù)器 CNT2。RL2 子模塊內(nèi)剞吉構(gòu) 測量脈沖寬度的工作 步驟如下： 1 向 CONTRL2 的 CLR 端送一個脈沖以便進行電路的工作狀態(tài)初始化。 4．脈沖寬度測量和占空比測量模塊設(shè)計 根據(jù)上述脈寬測量原理，設(shè)計如圖 2― 5 CONTRL2 所示的電路原理示意圖。 2．控制部件設(shè)計 如圖 24 所示，當 D 觸發(fā)器的輸入端 START 為高電平時，若 FIN 端來一個上升沿， FSD― CLK2 的信號通道被切斷。 被測信號的下一個脈沖的上沿到來時， CNTl 停止計數(shù)，同時關(guān)斷 cNT2 對 fs的計數(shù)。 山東大學(xué)碩士學(xué)位論文 圖 23CPLD 獺專用模塊框圖 1．測頻／測周期的實現(xiàn) 試電路狀態(tài)的初始化。 6 EEND P2． 3 ：等精度測頻計數(shù)結(jié)束狀態(tài)信號， EEND O 時計數(shù)結(jié)束。 5 START P2． 5 ：當 TF O 時，作為預(yù)置門閘，門寬可通過鍵盤由單片機控制， 當 START I 時測正脈寬。 將啟動 CNT2，進行脈寬測試計數(shù)。 Macrocells 陣列組成，多個邏輯陣列塊通過可編程互連陣列 PIA 互相連按；宏單 元 Macrocells 由邏輯陣列、乘積項選擇陣列和可編程寄存器等 3 個功能模塊組成： 可編程互連陣列 PIA 是一種可編程全局總線，連接著器件中的任何日信號起源和信 號目的地，使信號可以通過整個器件， KPIA 消除了信號之間的時間偏移，有固定的 ControlBlock 允許每一個 I／ O管腳可 延時，使時間性能容易預(yù)測； i／ o 控制塊 I／ O 以被單獨的配置為輸入、輸出、雙向管腳，且所有 I／ O 弓 l 腳都有一個三態(tài)緩沖器?？扇菁{各種各樣、獨立的組合邏輯和時序邏輯函數(shù)。它的應(yīng)用和發(fā)展不僅簡化了電路設(shè)計，降低了成本，提高了 系統(tǒng)的可靠性和保密性，而且給數(shù)字系統(tǒng)的設(shè)計方法帶來了革命性的變化。 6 山東大學(xué)碩士學(xué)位論文 167。 3 測頻標準頻率 501dnz 信號由晶體振蕩源電路提供。系統(tǒng)設(shè)置5 個功能 鍵：占空比、脈寬、周期、頻率和復(fù)位。 圉 2． I 系統(tǒng)頂屢框圖 系統(tǒng)的基本工作方式如下： 1 PON 是單片機與 FPGA 的數(shù)據(jù)傳送通信口， P1 口用于鍵盤掃描，實現(xiàn)各測試 功能的轉(zhuǎn)換； P2D 為雙向控制口。因此，我們選擇單片機和 CPLD／FPGA 的結(jié)合 來實現(xiàn)。 山東大學(xué)碩士學(xué)位論文 第二章硬件電路設(shè)計 167。 Ils。本系統(tǒng)設(shè)計的基本指標如下： 1 對于頻率測試功能，測頻范圍為 0． 1Hz～ 50Mttz；對于測頻精度，測頻全域 相對誤差恒為百萬分之一。設(shè) FX 為整形后 的被測信號， FS 為 基準頻率信號，若在一次預(yù)置門高電平脈寬時間內(nèi)被測信號計數(shù)值為 Nx，基準頻率 計數(shù)值為 Ns，則有： FX FS／ Ns Nx 167。 匭圓一圃一圈 ■ 匝囹