【正文】 硬件電路設(shè)計(jì) 11 DE N AQP R EC L RC L K2 ~0F I NC L K1EEN DC L K2ST A R TF SDCLRCLRCC L K1 ~01 圖 34 測(cè)頻 /測(cè)周期的實(shí)現(xiàn)電路圖 2 控制部件設(shè) 計(jì) 如圖 35 所示，當(dāng) D 觸發(fā)器的輸入端 START 為高電平時(shí)，若 FIN 端來(lái)一個(gè)上升沿，則 Q 端變?yōu)楦唠娖?，?dǎo)通 FIN→ CLK1 和 FSD→ CLK2，同時(shí) EEND 被置為高電平作為標(biāo)志；當(dāng) D 觸發(fā)器的輸入端 START 為低電平時(shí)，若 FIN 端輸入一個(gè)脈沖上沿，則 FIN→ CLK1 與 FSD→ CLK2 的信號(hào)通道被切斷。 (3) 預(yù)置門定時(shí)結(jié)束信號(hào)把 CONTRL的 START端置為低電平 (由單片機(jī)來(lái)完成 )，在被測(cè)信號(hào)的下一個(gè)脈沖的上沿到來(lái)時(shí)， CNT1 停止計(jì)數(shù)，同時(shí)關(guān)斷 CNT2對(duì) fs 的計(jì)數(shù)。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 10 C LKC LRQ[ 31 . . 0]CNTins tFINST AR TC LRF SDC LK 1EE N DC LK 2C LR CC ON T R Lins t 1FINST AR TC LREN D DPU LC ON T R L2ins t 2C H KFFINC H OI SF OU TFINins t 4C LK 2F SDCNLPU LC LK OU TGA T Eins t 5C LKC LRQ[ 31 . . 0]CNTins t 6V C CC H KF IN P U TV C CFIN IN P U TV C CC H OI S IN P U TV C CST AR T IN P U TV C CC LR IN P U TV C CF SD IN P U TE N D DO U T P U T00 [ 7. 0]O U T P U TV C CCNL IN P U T 圖 32 CPLD測(cè)頻專用模塊 1 測(cè)頻 /測(cè)周期的實(shí)現(xiàn) (1) 令 TF=0，選擇等精度測(cè)頻，然后在 CONTRL 的 CLR 端加一正脈沖信號(hào)以完成測(cè)試電路狀態(tài)的初始化。 (6) EEND()：等精度測(cè)頻計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， EEND=0 時(shí)計(jì)數(shù)結(jié)束。 (5) START()：當(dāng) TF=0 時(shí)，作為預(yù)置門閘，門寬可通過(guò)鍵盤由單片機(jī)控制， START=1 時(shí)預(yù)置門開(kāi)；當(dāng) TF=1 時(shí)， START 有第二功能，此時(shí)，當(dāng) START=0時(shí)測(cè)負(fù)脈寬，當(dāng) START=1 時(shí)測(cè)正脈寬。 (3) ENDD()：脈寬計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， ENDD=1 計(jì)數(shù)結(jié)束。 CPLD/FPGA 測(cè)頻專用模塊的 VHDL 程序設(shè)計(jì) 利用 VHDL 設(shè)計(jì)的測(cè)頻模塊邏輯結(jié)構(gòu)如圖 23 所示，其中有關(guān)的接口信號(hào)規(guī)定如下： (1) TF()： TF=0 時(shí)等精度測(cè)頻； TF=1 時(shí) 測(cè)脈寬。 (3) BCLK 為測(cè)頻標(biāo)準(zhǔn)頻率 50 MHz 信號(hào)輸入端，由晶體振蕩源電路提供。系統(tǒng)設(shè)置 5 個(gè)功能鍵：占空比、脈寬、周期、頻率和復(fù)位。 系統(tǒng)的基本工作方式如下 (1) P0 口是單片機(jī)與 FPGA 的數(shù)據(jù)傳送通信口， P1 口用于鍵盤掃描，實(shí)現(xiàn)各測(cè)試功能的轉(zhuǎn)換； P2 口為雙向控制口。可以用 7 個(gè)數(shù)碼管顯示測(cè)試結(jié)果，最高可表達(dá)百萬(wàn)分之一的精度。可以用 5 個(gè)鍵執(zhí)行測(cè)試控制，一個(gè)是復(fù)位鍵，其余是命令鍵。本模塊采用高頻穩(wěn)定度和高精度度的晶振作為標(biāo)準(zhǔn)頻率發(fā)生器，產(chǎn)生 100MHZ 的標(biāo)準(zhǔn)頻率信號(hào)直接進(jìn)入 FPGA。安排單片機(jī)的 P0 口直接讀取測(cè)試數(shù)據(jù)， P2 口向 FPGA 發(fā)控制命令。 （ 3） 單片機(jī)電路模塊。 （ 2） 測(cè)頻電路。 等精度數(shù)字頻率計(jì)主要由以下幾個(gè)部分組成 （ 1） 信號(hào)整形電路。 CLK1,EEND, CLK2, CLRC: OUT STD_LOGIC)。 END COMPONENT FIN。 ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS 自校 /測(cè)試頻率選擇模塊 例化 PORT(CHKF, FIN, CHOIS: IN STD_LOGIC。 CPBZ ENDD: OUT STD_LOGIC)。 OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 START, CLRTRIG, FSTD, TF: IN STD_LOGIC。 USE 。 等精度頻率計(jì)測(cè)試模塊 LIBRARY IEEE。因此，我們選擇單片機(jī)和CPLD/FPGA 的結(jié)合來(lái)實(shí)現(xiàn)。I/0控制塊 (I/0 Control Block)允許每一個(gè) 1/0 管腳可以被單獨(dú)的配置為輸入、輸出、雙向管腳，且所有工 /0 引腳都有一個(gè)三態(tài)緩沖器。 EPM7128SLC8415 的 結(jié)構(gòu) 框圖 中邏 輯陣 列 塊 (LAB) 由 16 個(gè)宏 單 元(Macrocells)陣列組成，多個(gè)邏輯陣列塊通過(guò)可編程互連陣列 (PTA)互相連按 ?？梢钥焖俣行У闹匦戮幊?，并保證可編程擦除 100 次。它是在 ALTERA 公司的第二代 MAX 結(jié)構(gòu)基礎(chǔ)上，采用先進(jìn)的氧化物半導(dǎo)體 EEPROM 技術(shù)制造的。它的應(yīng)用和發(fā)展不僅簡(jiǎn)化了電路設(shè)計(jì)，降低了成本，提高了系統(tǒng)的可靠性和保密性，而且給數(shù)字系統(tǒng)的設(shè)計(jì)方法帶來(lái)了革命性的變化。待測(cè)信號(hào)經(jīng)放大整形后輸入 CPLD/FPGA 的 TCLK。 （ 2） 顯示電路由 8 個(gè)數(shù)碼管組成 :7 個(gè) LED 數(shù)碼管組成測(cè)量數(shù)據(jù)顯示器，另一個(gè)獨(dú)立的數(shù)碼管用于狀態(tài)顯示。 P3 口為 LED 的串行顯示控制口。 電 源 部 分鍵 盤 輸 入單片機(jī)被 測(cè) 信 號(hào)整 形 電 路顯 示 電 路5 0 M H Z標(biāo) 準(zhǔn) 頻 率時(shí) 鐘 電 路CPLD芯片自 校 輸 入 圖 31 系統(tǒng)頂層框圖 系統(tǒng)的基本工作方式如下 : （ 1） P0 口是單片機(jī)與 CPLD 的數(shù)據(jù)傳送通信口， P1 口用于鍵盤掃描，實(shí)現(xiàn)各測(cè)試功能的轉(zhuǎn)換 。電路系統(tǒng)原理框圖如圖 21 所示，其中單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出 。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 6 第三 章 硬件電路設(shè)計(jì) 等精度數(shù)字頻率計(jì)涉及到的計(jì)算包括加、減、乘、除，耗用的資源比較大，用一般中小規(guī)模 CPLD/FPGA 芯片難以實(shí)現(xiàn)。 (3) 對(duì)于脈寬測(cè)試功能，測(cè)試范圍為 μs～ 1 s，測(cè)試精度為 μs。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 5 (1) 對(duì)于頻率測(cè)試功能，測(cè)頻范圍為 Hz～ 50 MHz；對(duì)于測(cè)頻精度，測(cè)頻全域相對(duì)誤差恒為百萬(wàn)分之一。(3)鍘量精度與預(yù)置門寬度和標(biāo)準(zhǔn)頻率有關(guān)，與被測(cè)信號(hào)的頻率無(wú)關(guān)，在預(yù)置門和常規(guī)側(cè)頻閘門時(shí)間相同而被側(cè)信號(hào)頻率同的情 況下 ，等精度測(cè)量法的測(cè)量精度不變。 由上述可見(jiàn)，等精度測(cè)頻法具有以下三個(gè)特點(diǎn) :(I)相對(duì)測(cè)量誤 差與被測(cè)頻率的高低無(wú)關(guān) 。隨后而至的被測(cè)信號(hào)的上升沿將使兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。 CNT1 和 CNT2 分別對(duì)被測(cè)信號(hào) (頻率為 fx)和標(biāo)準(zhǔn)頻率信號(hào) (頻率為 fs)同時(shí)計(jì)數(shù)。標(biāo)準(zhǔn)頻率信號(hào)從 CNT1 的時(shí)鐘輸入端 CLK輸入，其頻率為 fs，經(jīng)整 形后的被測(cè)信號(hào)從 CNT2 的時(shí)鐘輸入端 CLR 輸入，設(shè)其實(shí)際頻率為 fx。在 T 時(shí)間內(nèi)，若計(jì)數(shù)器 A的累計(jì)數(shù)為 Na，計(jì)數(shù)器 B 的累計(jì)數(shù)為 Nb，則 Na=Tr*fx和 Nb=Tr*f0，因此可以計(jì)算出被測(cè)頻率 fx=f0(Na/Nb)。首先被測(cè)信號(hào) fx從輸入通道進(jìn)入閘門 A，標(biāo)準(zhǔn)信號(hào) f0通過(guò)時(shí)基選擇進(jìn)入閘門 B，被測(cè)信號(hào)在同步邏輯控制電路的作用下，產(chǎn)生一個(gè)與被測(cè)信號(hào)同步的閘門信號(hào)。多周期同步測(cè)量法是在直接測(cè)頻的基礎(chǔ)上發(fā)展起來(lái)的，在目前的測(cè) 頻系統(tǒng)中得到越來(lái)越廣泛的應(yīng)用。 脈 沖 形 成 電 路 閘 門 電 路 計(jì) 數(shù) 譯 碼 器門 控 電 路時(shí) 基 信 號(hào) 發(fā) 生 器圖 1 1 傳 統(tǒng) 測(cè) 頻 原 理 框 圖 當(dāng)方波預(yù)置門控信號(hào)由 低變?yōu)楦唠娖綍r(shí)，經(jīng)整形后的被測(cè)信號(hào)上升一沿啟動(dòng) D觸發(fā)器，由 D 觸發(fā)器的 R 端同時(shí)啟動(dòng)可控計(jì)數(shù)器 CNT1 和 CNT2 同時(shí)計(jì)數(shù)，當(dāng)預(yù)置門為低電平時(shí)，隨后而至的被測(cè)信號(hào)使可控計(jì)數(shù)器同時(shí)關(guān)閉。 傳統(tǒng)的測(cè)頻原理是在一定的時(shí)間間隔內(nèi)測(cè)某個(gè)周期信號(hào)的重復(fù)變化次數(shù) N，其頻 率可表示為 f=N/T，其原理框圖見(jiàn)圖 11。該數(shù)字頻率計(jì)的設(shè)計(jì)及實(shí)現(xiàn)也具有良好的應(yīng)用價(jià)值和推廣前景。由于 CPLD 具有連續(xù)連接結(jié)構(gòu)，易于預(yù)測(cè)延時(shí)，使電路仿真會(huì)更加準(zhǔn)確，且編程方便，速度快，集成度高，價(jià)格低，從而使系統(tǒng)研制周期大大縮短，產(chǎn)品的性能價(jià)格比較高。等精度數(shù)字頻率計(jì)就是為滿足以上要求應(yīng)運(yùn)而生的高科技產(chǎn)物。 伴隨著我國(guó)航空航天、電子、自動(dòng)化測(cè)量、測(cè)控等領(lǐng)域的高速發(fā)展，對(duì)信號(hào)的測(cè)量也越來(lái)越多的，應(yīng)用在以上的各個(gè)領(lǐng)域。以往的測(cè)頻儀都是在低頻段利用測(cè)周的方法、高頻段用測(cè)頻 的方法，其精度往往會(huì)隨著被測(cè)頻率的下降而下降。 測(cè)頻一直以來(lái)都是電子和通訊系統(tǒng)工作的重要手段之一。 等精度頻率測(cè)量法融合以上兩種方法的優(yōu)點(diǎn)，可兼顧低頻與高頻信號(hào) 。低頻通常用測(cè)周期法。 monolithic integrated circuit。系統(tǒng)將單片機(jī) AT89C51 的控制靈活性及 CPLD 芯片的現(xiàn)場(chǎng)可編程性相結(jié)合，不但大大縮短了開(kāi)發(fā)研制周期，而且使本系統(tǒng)具有結(jié)構(gòu)緊湊、體積小，可靠性高，測(cè)頻范圍寬、精度高等優(yōu)點(diǎn)。在 Quartus II 平臺(tái)上，用 VHDL 語(yǔ)言編程完成了 CPLD 的軟件設(shè)計(jì)、編譯、調(diào)試、仿真和下載。給出了該設(shè)計(jì)方案的實(shí)際測(cè)量效果，證明該設(shè)計(jì)方案切實(shí)可行，能達(dá)到較高的頻率測(cè)量精度。運(yùn) 用等精度測(cè)量原理，結(jié)合單片機(jī)技術(shù)設(shè)計(jì)了一種數(shù)字頻率計(jì)，由于采用了屏蔽驅(qū)動(dòng)電路及數(shù)字均值濾波等技術(shù)措施，因而能在較寬定的頻率范圍和幅度范圍內(nèi)對(duì)頻率，周期，脈寬，占空比等參數(shù)進(jìn)行測(cè)量，并可通過(guò)調(diào)整閘門時(shí)間預(yù)置測(cè)量精度。本課題的等精度數(shù)字頻率計(jì)設(shè)計(jì)，采用當(dāng)今電子設(shè)計(jì)領(lǐng)域流行的 EDA 技術(shù)，以 CPLD 為核心，配合 AT89C51 單片機(jī)，采用多周期同步測(cè)頻原理，實(shí)現(xiàn)了 信號(hào)頻率的等精度頻率測(cè)量，此外，該系統(tǒng)還可以測(cè)方波信號(hào)寬度及高、低電平的占空比。 畢 業(yè) 設(shè) 計(jì)（論 文） 題目： 等精度數(shù)字頻率計(jì) 的設(shè)計(jì) Title: Equal Precision Frequency Meter Plan 姓 名 ： 梁 森 專 業(yè) ： 電子信息工程 學(xué) 號(hào) ： 07061234 指導(dǎo)教師 ： 陳 堅(jiān) 二 零 一 一 年 六 月東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 摘要 I 摘 要 頻率檢測(cè)是電子測(cè)量領(lǐng)域的最基本也是最重要的測(cè)量 之一。頻率信號(hào)抗干擾能力強(qiáng)、易于傳輸，可以獲得較高的測(cè)量精度，所以測(cè)頻率方法的研究越來(lái)越受到重視。 基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨著被測(cè)信號(hào)頻率的下降而降 低，在實(shí)用中有很大的局限性，而等精度頻率計(jì)不但有 較 高的測(cè)量精度，而且在整個(gè)測(cè)頻區(qū)域內(nèi)保持恒定的測(cè)試精度。選取的這種綜合測(cè)量法作為數(shù)字頻率計(jì)的測(cè)量算法，提出了基于 CPLD 的數(shù)字頻率計(jì)的設(shè)計(jì)方案。 設(shè)計(jì)中用一塊復(fù)雜可編程邏輯器件 CPLD(Complex Programmable Logic Device)芯片 EPM7128SLC8415 完成各種時(shí)序邏輯控制、計(jì)數(shù)功能。用AT89C51 單片機(jī)作為系統(tǒng)的主控部件，實(shí)現(xiàn)整個(gè)電路的測(cè)試信號(hào)控制、數(shù)據(jù)運(yùn)算處理、鍵盤掃描和控制數(shù)碼管的顯示輸出。 關(guān)鍵詞 等精度測(cè)量 ； 單片機(jī) ； 頻率計(jì) ； 閘門時(shí)間 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） ABSTRACT II ABSTRACT In the field of electronic measureme