【正文】 在很多情況下，這時需進行硬件仿真，以最終確定邏輯設計的正確性。接著進行結構設計，根據該電子系統(tǒng)或芯片的特點，將其分解為接口清晰、相互關系明確、盡可能簡單的子系統(tǒng)，得到一個總體結構。電子系統(tǒng)的設計 方法也由過去的那種集成電路廠家提供通用芯片，整機系統(tǒng)用戶采用這些芯片組成電子系統(tǒng)的“ bottomup” (自底向上 )方法改變?yōu)橐环N新的“ topdown” (自頂向下 )設計方法。 “自頂向下”與“自底向上”的設計方 法 過去，電子產品設計的基本思路一直是先選用標準通用集成電路芯片，再由這些芯片和其他元件自下而上的構成電路、子系統(tǒng)和系統(tǒng)。同時，基于芯片的設計可以減少芯片的數量，縮小系統(tǒng)體積，降低能源消耗。傳統(tǒng)的數字系統(tǒng)設計只能對電路板進行設計，通過設計電路板來實現系統(tǒng)功能。在作仿真前，需要利用波形編輯器編輯一個波形激勵文件，用于仿真驗證時的激勵。在設計輸入之后， Quartus II 的編譯器將給出設計輸入的錯誤報告。 Quartus II編譯器支持的硬件描述語言有 VHDL(支持 VHDL39。在許多實用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能。還可以通過選擇 Compiler Tool (Tools 菜單 )，在 CompilerTool 窗口中運行該模塊來啟動編譯器模塊。 Quartus II 包括模塊化的編譯器。 Quartus II 設計工具完全支持 VHDL, Verilog 的設計流程，其內部嵌有 VHDL, Verilog 邏輯綜合器。 東華理工大學畢業(yè)設計（論文） 軟件部分 22 第四 章 軟件部分 Quartus II 概述 Quartus II 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界最大可編程邏輯器件供應商之一。 圖 314 電源模塊 其它電路 單片機的時鐘電路由 12MHz 的晶振提供。傳送波特率高達 1M，且一次發(fā)送數據很少，故閃爍并不明顯。鍵盤控制命令由并入串出移位寄存器 74LS165讀入。被測信號經 限幅電路 (由兩片 1N4148 組成 )限幅后，由兩級直接禍合放大器放大，最后再由施密特觸發(fā)器整形，送入 CPLD 進行測頻。 (9) FS 為標準頻率信號輸入，此頻率來源于 50MHz 的有源晶振。 (6) STROBE:為預置門閘，門寬可通過鍵盤由單片機控制， STROBE=1 時，預置門打開 :STROBE=0 時，預置門關閉。 (3) CLR:系統(tǒng)全清零功能。由 P1 口輸出控制。 單片機控制電路 單片機測頻控制電路如圖 310 所示，由單片機完成整個測量電路的測試控制、數 據處理和顯示輸出， CPLD 完成各種測試功能 。 P2 口當用作外部程序存儲器或外部數據存儲器進行存取時， P2 口輸出 16 位地址 的高八位。在快閃編程時， P0 口輸入，當快閃進行校驗時，P0 口輸出，此時 P0 外部必須被拉至高電平。由于將多功能 8 位 CPU和快閃存儲器組合在單個芯片中， ATMEL 的AT89C51 是一種高 效微控制器，為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價廉的方案。 只有在先檢測到上沿后 PUL 才為高電平，然后在檢測到下沿時， PUL 輸出為低電平； ENDD 輸出高電平以便通知單片機測量計數已經結束；如果先檢測到下沿， PUL 并無變化；在檢測到上沿并緊接一個下沿后， CONTRL2 不再發(fā)生變化直到下一個初始化信號到來。 東華理工大學畢業(yè)設計（論文） 硬件電路設計 15 (3) 在被測脈沖的上沿到來時， CONTRL2 的 PUL 端輸出高電平，標準頻率信號進入計數器 CNT2。 END PROCESS。139。 THEN (3)=39。 END IF。EVENT AND A0=39。139。139。 ELSIF C039。 將 F2 的數據取反賦給 C0 PROCESS(C0, CLR) IS BEGIN IF CLR=39。 END PROCESS。139。 如果 S=2 則 PUL 輸出高電平 ELSE PUL=39。 確定 F2 的數據 ELSE F2=NOT FIN。 S(1)=(2)。 ARCHITECTURE ART OF CONTRL2 IS SIGNAL : STD_LOGIC_VECTOR(3 DOWNTO 1)。 USE 。 h 3 A0Q Q [ 2 ]F I NS T A R TCLRE N D DP U LF2Q Q [ 1 ]E q u a l 01 39。 Q=CNT。139。139。 Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。 計數模塊 LIBRARY IEEE。 (4) 計數結束后， CONTRL 的 EEND 端將輸出低電平來指示測量計數結束，單片機得到此信號后，即可利用 ADRC()、 ADRB()、 ADRA()分別讀回 CNT1 和 CNT2 的計數值，并根據等精 度測量公式進行運算，計算出被測信號的頻率或周期值。 (7) SEL[2..0](， ， )：計數值讀出選通控制。 (4) CHOICE()：自校 /測頻選擇， CHOICE=1 測頻； CHOICE=0 自校。 （ 4） 待測信號經放大整形后輸入 CPLD/FPGA 的 TCLK。 P3 口為 LED 的串行顯示控制口。 （ 6） 數碼顯示模塊。 （ 4） 100MHZ 的標準頻率信號源。測頻電路是測頻的核心電路模塊，可以由 FPGS 等 PLD 器件擔任。 END COMPONENT CONTRL。 FOUT: OUT STD_LOGIC)。 EEND: OUT STD_LOGIC。 ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC。電路系統(tǒng)原理框圖如圖 33 所示，其中單片機完成整個測量電路的測試控制、數據處理和顯示輸出； CPLD/FPGA 完成各種測試功能；鍵盤信號由 AT89C51 單片機進行處理，它從 CPLD/FPGA 讀回計數數據并東華理工大學畢業(yè)設計（論文） 硬件電路設計 8 進行運算，向顯示電路輸出測量結果；顯示器電路采用七段 LED 動態(tài)顯示，由8 個芯片 74LS164 分別驅動數碼管。宏單元 (Macrocells)由邏輯陣列、乘積項選擇陣列和可編程寄存器等 3個功能模塊組成 :可編程互連陣列 (PTA)是一種可編程全局總線，連接著器件中的任何曰信號起源和信號目的地，使信號可以通過 整個器件，且 PTA 消除了信號之間的時間偏移，有固定的延時，使時間性能容易預測 。可容納各種各樣、獨立的組合邏輯和時序邏輯函數。 東華理工大學畢業(yè)設計（論文） 硬件電路設計 7 CPLD的結構與功能介紹 可編程邏輯器件是 20世紀 70 年代發(fā)展起來的一種新型邏輯器件，它是大規(guī)模集成電路技術的飛速發(fā)展與計算機輔助設計、計算機輔助生產和計算機輔助測試相結合的一種產物，是現代數字電子系統(tǒng)向超高集成度、超低功耗、超小封裝和專用 化方向發(fā)展的重要基礎。系統(tǒng)設置 5 個功能鍵 :占空比、脈寬、周期、頻率和 復位。CPLD/FPGA完成各種測試功能 :鍵盤控制命令通過一片 74LS165 并入 串出移位寄存器讀入單片機，實現測頻、測脈寬及測占空比等功能，單片機從 CPLD/FPGA 讀回計數數據并進行運算，向顯示電路輸出測量結果 :顯示器電路采用七段 LED動態(tài)顯示，由 8個芯片 74LS164分別驅動數碼管 。 (4) 對于占空比測試功能，測試精度為 1%～ 99%。保證了測量的精度。設在一次預置門時間 Tpr內對被測信號的計數值為 Nx，對標準信號的計數值為從，則下式成立 : 則計數結束后由 CNT1 和 CNT2 輸出的計數值，根據上式的等精度測量公式即可計算出被測信號的頻率。當預置門控信號為高時，經整形后的被測信號的上升沿通過 D 觸發(fā)器的 Q 端同時啟動計數器CNT1 和 CNT2。當實際閘門打開時間控制為 Tr時，即閘門 A、 B被同時打開 T 時間，這時，計數器 A 和計數器 B 同時分為對 fx和 f0的周期數進行累加計數。設 FX 為整形后的被測信號， FS 為基準頻率信號，若在一次預置門高電平脈寬時間內被測信號計數值為 Nx,基準頻率計數值為 Ns，則有 : FX= (FS/Ns) Nx 東華理工大學畢業(yè)設計（論文） 總體設計思路 4 第二章 總體設計思路 多周期同步測量方法 等精度測量就是多周期同步測量法的一種衍生。后面幾章將對系統(tǒng)的軟硬件設計進行詳細論述。 容及相關技術 ? CPLD 的原理、開發(fā)步驟 ? 基于 Quartus II 和 VHDL 的自頂向下，模塊化的數字電子系統(tǒng)開發(fā) ? CPLD 與單片機、 DSP 等器件的協(xié)作開發(fā) 技術 ? 等精度數字頻率計原理與設計 該測頻系統(tǒng)的設計揚棄了傳統(tǒng)的自下而上的數字電路設計方法，采用先進的 EDA技術及自上而下的設計，把資源豐富、控制靈活及良好人機對話功能的 AT89C51 單片機和具有內部結構重組、現場可編程的 CPLD 芯片完美的相結合起來，實現了對 0. 1Hz70MHz信號頻率的等精度測量。該測頻儀利用等精度的測頻原理，保證了整個測試范圍內恒定的測試精度。但較以上兩種方法而言，等精度頻率測量有較高的測量精度，且誤差不會隨著被測信號頻率的改變而改變。 frequency meter, strobe tim 東華理工大學畢業(yè)設計（論文） 目錄 1 目 錄 摘 要 ............................................................................................................................. I ABSTRACT .................................................................................................................. II 第一章 緒 論 ............................................................................................................ 1 背景 ..................................................................................................................... 1 研究內容及相關技術 ......................................................................................... 1 測量原理 ............................................................................................................. 2 第二章 總體設計思路 ............................................................................................... 3 多周期同步測量方法 ......................................................................................... 3 等精度測量原理 ................................................................................................. 3 設計要求 .......